KR20030056001A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 저항치의 변화가 거의 없는 레지스터 패턴(resister pattern)을 형성함과 더불어, 셀 영역 및 코어/페리 영역의 DC 패드를 동시에 형성할 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명에 의하면, 레지스터 영역 및 코어/페리 영역에 셀 영역의 게이트 전극 구조물 형성과 동시에 게이트 전극 구조물을 형성한다. 그후, 셀 영역의 자기 정렬 콘택홀 형성시, 레지스터 영역 및 코어/페리 영역의 층간 절연막을 식각하고, 레지스터 영역 및 코어/페리 영역의 게이트 전극 구조물 상부의 하드 마스크막 및 실리사이드막을 제거하여, 폴리실리콘 레지스터 패턴 및 게이트 전극을 형성한다. 그후, 다시 층간 절연막을 형성한다음, 셀 영역의 SAC 패턴, 레지스터 영역의 레지스터 패턴 및 코어/페리 영역의 게이트 전극이 노출되도록 층간 절연막을 식각한후, 도전물을 매립하여 DC 패드를 형성한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing semiconductor device}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 저항치의 변화가 거의 없는 레지스터 패턴(resister pattern)을 형성함과 더불어, 셀 영역 및 코어/페리 영역의 DC 패드를 동시에 형성할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
현재의 반도체 메모리 소자의 레지스터 패턴은 캐패시터의 플레이트 전극 형성과 동시에 형성된다. 이때, 플레이트 전극은 일정 면적을 점유하도록 형성되므로, 해상도가 높은 포토리소그라피 공정을 이용하여 형성되지도 않고, 선폭을 관리하는 별도의 공정을 실시하지 않는다. 이로 인하여, 레지스터 패턴 역시 선폭이 관리 되지 않아, 임계 치수(critical dimension)가 부분적으로 상이하다.
이와같이, 레지스터 패턴의 임계 치수 변화되면, 레지스터 패턴의 저항치 변화폭 역시 변화되어, 신호 지연 시간의 변화되고, 타이밍 스큐(timing skew) 변화되어, 교류 파라미터에 악영향을 미치게 된다.
이러한 문제점을 해결코자, 임계 치수 변화가 비교적 작은 게이트 전극 혹은 비트 라인 형성과 동시에 레지스터 패턴을 형성하는 기술이 제안되었다. 그러나, 위 방법은, 게이트 전극 및 비트 라인의 도전 특성이 플레이트 전극에 비하여 우수하므로, 레지스터 패턴으로 사용되는 부분은 비저항이 매우 낮다. 이로 인하여, 일정치의 저항을 확보하기 위하여는 레지스터 패턴의 선폭을 대폭 증가시켜야 하는 부담이 따른다.
한편, 반도체 메모리 소자의 집적도가 증가함에 따라, 배선간 피치 역시 감소되고 있다. 특히, 배선 피치가 0.26㎛이하로 감소되면, 셀 영역의 비트 라인 콘택 패드(direct contact pad:이하, DC 패드)와 게이트 전극 사이의 자기 정렬 패턴(self align contact pad : SAC 패드)간의 마진이 40nm 정도로 감소하게 되어, 자기 정렬 콘택 방식이 아니고는 오정렬없이 DC 패드와 콘택되어질 SAC 패드를 오픈시키기 어렵다. 이에따라, 현재에는 DC 패드와 콘택되어질 SAC 패턴 형성시, 게이트 전극을 층간 절연막과는 식각 선택비가 상이한 물질(예: 하드 마스크막 및 스페이서)로 감싸도록 형성한다음 콘택홀을 형성하는 자기 정렬 콘택 방식을 채용하고 있다.
그러나, 반도체 메모리 소자의 코어 및 페리 영역은 DC 패드가 게이트 전극과 직접 접촉되어야 함으로 인하여, 게이트 전극(도전층) 상부에 형성된 하드 마스크막을 별도로 제거하여야 하는 번거러움이 따른다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저항치의 변화가 거의 없는 레지스터 패턴을 형성함과 더불어, 셀 영역 및 코어/페리 영역의 DC 패드가 형성될 콘택홀을 동시에 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 제조방법에 의하여 제조된 반도체 소자를 제공하는 것이다.
도 1a 내지 도 1e는 본 발명의 실시예를 설명하기 위한 반도체 소자의 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
10 : 반도체 기판 14 : 게이트 절연막
16 : 폴리실리콘막 18 : 실리사이드막
20 : 하드 마스크막
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 일 견지에 따른 반도체 소자의 제조방법은, 먼저, 셀 영역, 레지스터 영역 및 코어 페리 영역을 포함하는 반도체 기판의 각 영역에, 게이트 절연막, 폴리실리콘막, 실리사이드막 및 하드 마스크막이 순차적으로 적층되어 구성되는 게이트 전극 구조물을 형성한다. 다음, 상기 게이트 전극 구조물을 포함하는 반도체 기판 상부에 제 1 층간 절연막을 형성하고, 상기 셀 영역의 게이트 구조물 사이의 제 1 층간 절연막을 식각하여 자기 정렬 콘택홀을 형성함과 동시에, 상기 레지스터 영역 및 코어/페리 영역의 제 1 층간 절연막을 제거한다. 이어서, 셀 영역의 자기 정렬 콘택홀내에 제 1 도전 패드를 형성한다. 그후, 상기 레지스터 영역 및 코어/페리 영역의 게이트 전극 구조물의 하드 마스크막 및 실리사이드막을 제거하여, 폴리실리콘으로 된 레지스터 패턴 및 코어/페리 영역의 게이트 전극을 형성한다. 그후, 상기 반도체 기판 결과물 상부에 상기 레지스터 영역 및 코어/페리 영역이 충분히 매립될 수 있도록 표면이 평탄화된 제 2 층간 절연막을 형성한다. 다음, 상기 셀 영역의 선택된 도전 패드, 레지스터 영역의 레지스터 패턴 및 코어/페리 영역의 게이트 전극이 노출되도록 상기 제 2 층간 절연막을 식각하여, 콘택홀을 형성하고, 상기 콘택홀 내부에 도전층을 매립하여 제 2 도전 패드를 형성하는 단계를 포함한다.
또한, 본 발명의 다른 견지에 따른 반도체 소자는, 셀 영역, 레지스터 영역 및 코어/페리 영역을 포함하는 반도체 기판, 상기 셀 영역에 형성되고, 게이트 절연막, 폴리실리콘층, 실리사이드막, 하드 마스크막 및 상기 폴리실리콘층, 실리사이드막 및 하드 마스크막 측벽에 형성되는 스페이서를 포함하는 게이트 전극 구조물, 상기 레지스터 영역에 형성되고, 상기 게이트 전극 구조물의 폴리실리콘층과 동일한 평면에 형성되며, 폴리실리콘층으로 구성된 레지스터 패턴, 상기 코어/페리 영역에 형성되고, 상기 게이트 전극 구조물의 폴리실리콘층과 동일한 평면에 형성되며, 폴리실리콘층을 구성된 게이트 전극, 상기 셀 영역의 게이트 전극 구조물 사이에 형성되는 제 1 도전 패드, 상기 게이트 전극 구조물, 레지스터 패턴, 게이트전극 및 제 1 도전 패드를 모두 덮는 평탄화된 층간 절연막, 및 상기 층간 절연막 내에 형성되며, 제 1 도전 패드, 레지스터 패턴 및 게이트 전극과 각각 콘택되는 제 2 도전 패드를 포함한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 1a 내지 1e는 본 발명의 실시예를 설명하기 위한 각 공정별 반도체 소자의 단면도이다.
먼저, 도 1a를 참조하여, 반도체 기판(10) 상부에 액티브 영역을 한정하기 위하여 소자 분리막(12)을 공지의 방식으로 형성한다. 이때, 반도체 기판을 셀 영역, 레지스터 영역 및 코어/페리 영역으로 한정되어 있다. 여기서, 일반적으로 레지스터 영역은 코어/페리 영역내에 형성되지만, 본 실시예에서는 발명의 이해를 돕기위하여 분리하여 설명하도록 한다.
소자 분리막(12)은 예를들어, STI(shallow trench isolation)막일 수 있다. 액티브 영역이 한정된 반도체 기판(10) 상부에 게이트 절연막(14), 도핑된 폴리실리콘막(16), 실리사이드막(18) 및 하드 마스크막(20)을 순차적으로 형성한다음, 소정 부분 패터닝하여, 셀 영역, 레지스터 영역 및 코어/페리 영역에 게이트 예정 패턴을 형성한다. 이때, 게이트 예정 패턴은 반도체 소자의 디자인 룰을 결정하는 중요한 파라미터중 하나이므로, I-라인 장비와 같이 정교한 포토리소그라피 공정에 의하여 일정한 선폭을 갖도록 패터닝된다. 여기서, 실리사이드막(18)은 알려진 바와 같이 도핑된 폴리실리콘막(18)의 도전 특성을 개선하기 위하여 형성되는 도전막으로 예를들어 텅스텐 실리사이드막이 사용될 수 있다. 또한, 하드 마스크막(20)은 이후 자기 정렬 콘택을 위하여 제공되는 막으로 예를들어, 실리콘 질화막(SiN)으로 형성될 수 있다.
다음, 게이트 예정 패턴 양측벽에 하드 마스크막(20)과 동일한 재질로 스페이서(22)를 형성한다. 이에따라, 게이트 전극 구조물(G1,G2,G3)이 완성된다. 여기서 "G1"은 셀 영역에 형성되는 게이트 전극 구조물이고, "G2"는 저항 영역에 형성되는 게이트 전극 구조물이며, "G3"는 코어/페리 영역에 형성되는 게이트 전극 구조물이 된다.
이때, 도면에는 도시되지 않았지만, 스페이서(22) 형성전에, 게이트 예정 패턴 양측에 저농도 불순물을 주입하고, 스페이서(22) 형성후에 고농도 불순물을 주입하여 접합 영역을 형성할 수 있다. 이어서, 게이트 전극 구조물이 형성된 반도체기판(10) 결과물 상부에 실리콘 산화막 계열의 제 1 층간 절연막(24)을 형성한다.
다음, 도 1b를 참조하여, 셀 영역의 접합 영역(도시되지 않음)이 노출되도록 층간 절연막(24)을 소정 부분 식각한다. 여기서, 층간 절연막(24)은 하드마스크막/스페이서(20,22)와 식각 선택비의 차이를 가지므로, 층간 절연막(24)막 만이 선택적으로 식각되어, 자기 정렬 콘택홀(h)이 형성된다. 한편, 레지스터 영역 및 코어/페리 영역의 층간 절연막(24)은 상기 자기 정렬 콘택홀(h) 형성시, 모두 제거된다. 이에따라, 레지스터 영역 및 코어 페리 영역은 매몰되어 있던 게이트 전극 구조물(G2,G3)만이 노출된다.
도 1c에 도시된 바와 같이, 반도체 기판(10) 상부에 상기 자기 정렬 콘택홀(h)이 충분히 매립될 수 있도록 도전층, 예를들어, 도핑된 폴리실리콘막을 증착한다. 이어서, 층간 절연막(24) 표면이 노출되도록 에치백하여, SAC 패드를 형성한다. 이때, 도전층은 레지스터 영역 및 코어/페리 영역 상부에도 형성되어지기는 하나, 레지스터 및 코어/페리 영역에서는 게이트 전극 구조물(G2)간의 거리가 충분히 크므로 SAC 패드를 형성하기 위한 에치백시 모두 제거된다.
그후, 도 1d에 도시된 바와 같이, 레지스터 영역에서 노출된 게이트 전극 구조물(G2) 중 하드 마스크막(20) 및 측벽 스페이서(22)를 공지의 방법으로 제거한다. 이때, 셀 영역의 하드 마스크막(20) 및 스페이서(22)는 층간 절연막(24) 및 SAC 패드(26)에 의하여 덮혀 있으므로, 유실되지 않는다. 연이어, 노출된 게이트 전극 구조물(G2)의 실리사이드막(18)을 제거한다. 이에따라, 레지스터 영역 및 코어/페리 영역에는 절연막(14) 및 폴리실리콘막(16)으로 패턴이 남게된다. 여기서,레지스터 영역에 있는 게이트 전극 구조물(G2)은 본 발명의 레지스터 패턴이 되고, 코어/페리 영역에 있는 게이트 전극 구조물(G3)은 코어/페리 영역의 게이트 전극이 된다.
여기서, 본 발명의 레지스터 패턴은 게이트 전극과 동시에 형성되므로, 선폭이 일정하여 저항 변화가 없다. 더욱이, 레지스터 패턴은 플레이트 전극과 마찬가지로 도핑된 폴리실리콘막으로 형성되므로, 넓은 면적으로 형성하지 않아도 된다.
도 1e에 도시된 바와 같이, 전체 구조물 상부에 제 2 층간 절연막(28)을 증착한다. 제 2 층간 절연막(28)은 레지스터 영역이 충분히 매립될 수 있을 정도의 두께로 형성한다. 그후, 제 2 층간 절연막(28) 표면을 평탄화한다.
다음, 선택된 SAC 패드(26), 레지스터 패턴(G2) 및 코어/페리 영역의 게이트 전극(G3)이 노출되도록 제 1 및 제 2 층간 절연막을 소정 부분 식각하여, DC 콘택홀을 형성한다. 이어서, DC 콘택홀이 노출되도록 도전층을 증착하고, 도전층을 제 2 층간 절연막(28) 표면이 노출되도록 에치백하여, DC 패드(30a,30b,30c)를 형성한다. 여기서, DC 패드 형성시, 레지스터 영역 및 코어/페리 영역의 레지스터 패턴 및 게이트 전극 상부에 하드 마스크막이 없으므로, 하드마스크막을 식각하는 별도의 공정없이 층간 절연막을 식각하는 공정으로 DC 패드를 형성할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 레지스터 영역 및 코어/페리 영역에 셀 영역의 게이트 전극 구조물 형성과 동시에 게이트 전극 구조물을 형성한다. 그후, 셀 영역의 자기 정렬 콘택홀 형성시, 레지스터 영역 및 코어/페리 영역의 층간 절연막을 식각하고, 레지스터 영역 및 코어/페리 영역의 게이트 전극 구조물 상부의 하드 마스크막 및 실리사이드막을 제거하여, 폴리실리콘 레지스터 패턴 및 게이트 전극을 형성한다. 그후, 다시 층간 절연막을 형성한다음, 셀 영역의 SAC 패턴, 레지스터 영역의 레지스터 패턴 및 코어/페리 영역의 게이트 전극이 노출되도록 층간 절연막을 식각한후, 도전물을 매립하여 DC 패드를 형성한다.
이때, 레지스터 영역의 레지스트 패턴 및 코어/페리 영역의 게이트 전극 표면에 하드 마스크막이 제거되어 있으므로, 별도의 하드 마스크막을 제거하는 공정을 실시하지 않아도 된다. 따라서, 단일의 층간 절연막 식각으로 DC 패드가 형성될 콘택홀을 형성할 수 있다.
또한, 본 실시예에서는 레지스터 패턴이 셀 영역의 게이트 전극 형성과 동시에 형성되므로, 선폭의 변화가 적어, 저항치의 변화가 거의 없다. 더욱이, 비저항이 비교적 큰 폴리실리콘막만으로 레지스터 패턴이 형성되므로, 면적을 늘이지 않고도 레지스터 패턴을 형성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (2)

  1. 셀 영역, 레지스터 영역 및 코어 페리 영역을 포함하는 반도체 기판의 각 영역에, 게이트 절연막, 폴리실리콘막, 실리사이드막 및 하드 마스크막이 순차적으로적층되어 구성되는 게이트 전극 구조물을 형성하는 단계;
    상기 게이트 전극 구조물을 포함하는 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 셀 영역의 게이트 구조물 사이의 제 1 층간 절연막을 식각하여 자기 정렬 콘택홀을 형성함과 동시에, 상기 레지스터 영역 및 코어/페리 영역의 제 1 층간 절연막을 제거하는 단계;
    상기 셀 영역의 자기 정렬 콘택홀내에 제 1 도전 패드를 형성하는 단계;
    상기 레지스터 영역 및 코어/페리 영역의 게이트 전극 구조물의 하드 마스크막 및 실리사이드막을 제거하여, 폴리실리콘으로 된 레지스터 패턴 및 코어/페리 영역의 게이트 전극을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 상기 레지스터 영역 및 코어/페리 영역이 충분히 매립될 수 있도록 표면이 평탄화된 제 2 층간 절연막을 형성하는 단계;
    상기 셀 영역의 선택된 도전 패드, 레지스터 영역의 레지스터 패턴 및 코어/페리 영역의 게이트 전극이 노출되도록 상기 제 2 층간 절연막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 도전층을 매립하여 제 2 도전 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 셀 영역, 레지스터 영역 및 코어/페리 영역을 포함하는 반도체 기판;
    상기 셀 영역에 형성되고, 게이트 절연막, 폴리실리콘층, 실리사이드막, 하드 마스크막 및 상기 폴리실리콘층, 실리사이드막 및 하드 마스크막 측벽에 형성되는 스페이서를 포함하는 게이트 전극 구조물;
    상기 레지스터 영역에 형성되고, 상기 게이트 전극 구조물의 폴리실리콘층과 동일한 평면에 형성되며, 폴리실리콘층으로 구성된 레지스터 패턴;
    상기 코어/페리 영역에 형성되고, 상기 게이트 전극 구조물의 폴리실리콘층과 동일한 평면에 형성되며, 폴리실리콘층을 구성된 게이트 전극;
    상기 셀 영역의 게이트 전극 구조물 사이에 형성되는 제 1 도전 패드;
    상기 게이트 전극 구조물, 레지스터 패턴, 게이트 전극 및 제 1 도전 패드를 모두 덮는 평탄화된 층간 절연막; 및
    상기 층간 절연막 내에 형성되며, 제 1 도전 패드, 레지스터 패턴 및 게이트 전극과 각각 콘택되는 제 2 도전 패드를 포함하는 것을 특징으로 하는 반도체 소자.
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