KR20010064819A - 반도체장치의 콘택 형성방법 - Google Patents

반도체장치의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 게이트의 캡핑용 절연막과 측벽 스페이서 절연막을 식각선택비가 큰 물질로 형성하여 비트라인과 스토리지노드 플러그 콘택홀 형성시 자기정렬된 콘택부를 형성하여 게이트 캡절연막의 과도식각을 방지하여 게이트와 플러그의 단락가능성을 제거하고, 또한, 코아/페리부의 게이트를 노출시키기 위한 콘택홀과 셀부의 비트라인 플러그를 노출시키는 개구부를 자기정렬방식으로 동시에 형성하므로서 추가장비없이 공정을 단순화하고 칩싸이즈를 감소시키며 공정마진을 증가시키도록 한 반도체장치의 자기정렬 콘택부 형성방법에 관한 것으로서, 소자 활성영역과 격리영역이 정의된 반도체기판상에 제 2 절연막으로 이루어진 캡절연막, 제 1 도전층으로 이루어진 게이트, 제 1 절연막으로 이루어진 게이트절연막으로 이루어진 게이트패턴을 형성하는 단계와, 상기 게이트패턴 측면하단의 상기 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 상기 게이트패턴을 포함하는 상기 반도체기판상에 상기 제 2 절연막과 식각선택비가 큰 제 3 절연막을 소정 두께로 형성하는 단계와, 상기 제 3 절연막을 이용하여 상기 반도체기판의 활성영역에 고농도 불순물 확산영역을 형성하는 단계와, 상기 제 3 절연막상에 제 1 층간절연층을 형성하는 단계와, 상기 제 1 층간절연층의 소정 부위를 제거하여 상기 불순물 확산영역 상부의 상기 제 3 절연막을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 노출된 상기 제 3 절연막을 제거하여 상기 불순물 확산영역의 일부를 노출시키는 단계와, 노출된 상기 불순물 확산영역과접촉하도록 상기 콘택홀에 도전성 플러그를 형성하는 단계와, 상기 플러그를 덮도록 상기 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와, 상기 제 2 층간절연층의 소정부위를 제거하여 상기 플러그의 표면을 노출시키는 단계를 포함하여 이루어진다.

Description

반도체장치의 콘택 형성방법{Method of forming contacts in semiconductor devices}
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 게이트의 캡핑용 절연막과 측벽 스페이서 절연막을 식각선택비가 큰 물질로 형성하여 비트라인과 스토리지노드 플러그 콘택홀 형성시 자기정렬된 콘택부를 형성하여 게이트 캡절연막의 과도식각을 방지하여 게이트와 플러그의 단락가능성을 제거하고, 또한, 코아/페리부의 게이트를 노출시키기 위한 콘택홀과 셀부의 비트라인 플러그를 노출시키는 개구부를 자기정렬방식으로 동시에 형성하므로서 추가장비없이 공정을 단순화하고 칩싸이즈를 감소시키며 공정마진을 증가시키도록 한 반도체장치의 자기정렬 콘택부 형성방법에 관한 것이다.
종래 디램(DRAM)소자의 콘택 형성방법에서는 반응성이온식각법(reactive ion etching), 플라즈마 타입등의 기존의 플라즈마를 이용한 방식으로 진행되며 사용되는 기체로는 Ar, CF4, CHF3등의 혼합기체를 사용하여 왔고 일부 고밀도 플라즈마를 이용하는 경우에는 C2F6만을 첨가하여 콘택홀 형성공정을 진행하여 왔다.
일반적으로 실리콘 기판 위에 산화막이 두껍게 증착되고 그위에 콘택홀 형성을 위한 포토레지스트패턴이 형성되는데 콘택홀이 형성된 후의 실리콘기판의 표면도 일부 식각되어진다.
종래 기술에 따른 디램소자의 셀부에 미세 콘택홀 형성방법은 다음과 같다.
산화막과 질화막의 고선택비를 이용한 자기정렬 콘택(self-aligned contact)형성공정을 이용하여 셀부에 층간절연층을 제거하여 콘택홀을 형성한다. 이때, 워드라인과 콘택홀에 형성되는 플러그와의 단락현상을 방지하기 위하여 워드라인 위에 캡핑용 질화막을 두껍게 형성하고 또한, 캡핑용 질화막 위에 식각정지막으로 이용되는 배리어 질화막을 기판 표면에 형성한다.
차세대 고집적소자 형성공정중 곤란한 점의 하나는 0.2㎛ 이하의 홀(hole)을 패터닝하는 문제이다. 현재 일반적으로 사용되는 사진공정장비로 요구되는 해상도와 설계상의 오버레이 마진을 만족시키기 곤란하다.
이러한 문제점을 극복하기 위해 사용되는 방법이 자기정렬콘택(self-aligned contact) 형성방법이다. 산화막/질화막의 식각선택비가 큰 식각공정을 질화실리콘 배리어막이 형성된 셀부 콘택형성공정에 이용하므로서 오버레이 마진을 늘릴수 있고, 식각 프로파일을 경사지게 형성하므로서 최대 선폭(critical dimension)을 0.2㎛ 이하로 형성할 수 있다.
그러나, 캡핑용 질화막 위에 식각정지막으로 이용되는 배리어 질화막을 사용하는 자기정렬콘택 형성방법에서는 셀(cell)부의 플러그를 형성하기 위한 식각공정에서 과도식각이 요구되므로 캡핑용 질화막의 손실이 불가피하므로 게이트와 플러그의 단락이 유발될 수 있다.
또한, 플러그 형성 후 코아/페리부의 게이트상에 형성된 캡핑용 절연막을 제거하여 게이트전극을 노출시켜야 하므로, 이러한 질화막 제거시 비트라인 플러그를 노출시키는 개구부가 플러그 상부내에 형성되어야 한다. 따라서, 개구부 형성 마진이 작고, 개구부와 코아/페리부의 인터코넥션용 콘택홀 형성공정을 자기정렬방식으로 형성하기 곤란하므로 공정이 복잡하다.
도 1a과 도 1b는 종래 기술에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 소자격리영역과 활성영역을 정의하는 트렌치형 필드산화막(도시안함)이 형성되고 셀부(CE1)와 페리/코아부(PC1)가 정의된 반도체기판인 실리콘기판(10)상에 게이트절연막용 열산화막을 성장시켜 형성한다.
그리고, 열산화막 위에 게이트 형성을 위한 도핑된 폴리실리콘층을 화학기상증착으로 증착하여 형성한 다음, 폴리실리콘층 위에 캡핑용(capping) 절연막으로 질화막을 화학기상증착으로 증착하여 형성한다. 이때, 폴리실리콘층 상에는 텅스텐 등으로 실리사이드층을 형성할 수 있다.
그 다음, 질화막, 폴리실리콘층 및 열산화막에 사진식각공정(photolithography)을 실시하여, 셀부(CE1)에 질화막으로 이루어진 제 1 캡절연막(131)이 상부에 형성되고 하부에 제 1 게이트절연막(111)을 개재시킨 워드라인인 제 1 게이트(121)를 패터닝하여 형성하고, 동시에 페리/코아부(PC1)에는 잔류한 질화막으로 이루어진 제 2 캡절연막이 상부에 형성되고 하부에 제 2 게이트절연막(110)을 개재시킨 제 2 게이트(120)를 형성한다.
따라서, 기판(10)의 소스/드레인이 형성될 부위인 활성영역이 노출된다.
그리고, 제 1 게이트(121)와 제 2 게이트(120) 등을 이온주입 마스크로 이용한 LDD(lightly doped drain) 형성용 불순물 이온주입을 기판에 저농도로 실시한 다음, 상기 패턴들이 형성된 기판(10)의 전면에 캡핑용 절연막과 같은 재료인 질화막을 화학기상증착으로 증착하여 측벽형성용 질화막을 형성한다.
그 다음, 셀영역(CE1)을 포토레지스트 등으로 덮은 다음, 노출된 페리/코아부(PC1)의 질화막을 에치백하여 제 2 게이트(120) 패턴의 측면에 잔류한 질화막으로 이루어진 측벽스페이서(140)를 형성한다. 이때, 셀부(CE1)의 질화막(141)은 그대로 잔류한다.
그리고, 포토레지스트를 산소 애슁(O2ashing) 등의 방법으로 제거한다.
따라서, 셀부(CE1)는 질화막(141)으로 덮혀 있고, 페리/코아부(PC1)의 고농도 불순물 확산영역이 형성될 기판의 활성영역이 노출된다.
그 다음, 노출된 기판의 전면에 고농도 불순물 이온주입으로 페아/코리부(PC1)에 n형 또는 p형 트랜지스터를 완성한다.
셀부(CE1)와 페리/코아부(PC1)에 적절한 도전형의 트랜지스터들을 완성한 후, 기판의 전면에 제 1 층간절연층(15)을 게이트패턴 사이의 골을 매립하도록 두껍게 증착한다. 이때 제 1 층간절연층(15)으로 BPSG, PETEOS, USG 등을 사용할 수 있다.
도 1b를 참조하면, 제 1 층간절연층(15) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 제 1 층간절연층(15)의 소정 부분을 노출시키는 포토레지스트패턴(도시안함)을 형성한다. 이 때, 포토레지스트패턴에 의하여 제 1 층간절연층(15)의 노출된 부분은 셀부(CE1)의 비트라인 콘택 플러그 형성 부위와 캐패시터의 스토리지노드 콘택 플러그가 형성될 기판의 도핑영역을 정의하는 부위이다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 산화막으로 이루어진 제 1 층간절연층(15)을 질화막(141)의 표면이 노출될 때까지 건식식각각 등의 비등방성 식각으로 제거한 다음, 계속하여 질화막 식각제로 노출된 질화막 부위를 제거하여 기판의 불순물 도핑영역을 노출시키는 콘택홀들을 형성한다. 이때, 측벽 스페이서 형성용 질화막이 제거되면서 제 1 캡절연막(131)의 일부도 제거된다. 이는, 기판의 불순물 도핑영역을 완전히 노출시키기 위하여 과도식각을 실시하기 때문이다.
따라서, 제 1 게이트(121)의 일부가 노출되어 이후 형성되는 플러그들과 단락(short)될 수 있으므로 게이트 단락마진이 감소한다.
그 다음, 콘택홀들을 충분히 매립하는 두께로 도전층을 제 1 층간절연층(15)상에 형성한다. 이때, 도전층은 도핑된 폴리실리콘을 화학기상증착으로 형성할 수 있다.
그리고, 제 1 층간절연층(15) 표면을 노출시키도록 도전층에 에치백 또는 화학기계적연마(chemical mechanical polishing)을 실시하여 도전층을 콘택홀 내부에만 잔류시킨다. 따라서, 잔류한 도전층으로 이루어진 비트라인콘택 플러그(161)와 스토리지노드콘택 플러그(160)가 형성된다.
그 다음, 플러그들(161,160)의 표면을 포함하는 제 1 층간절연층(15)상에 산화막으로 제 2 층간절연층(17)을 증착하여 형성한다.
그리고, 제 2 층간절연층(17)상에 포토레지스트로 비트라인콘택 플러그(161) 상부의 제 2 층간절연층(17) 표면과 페리/코아부(PC1)의 제 2 게이트(120) 상부의 제 2 층간절연층(17) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다. 이때, 포토레지스트패턴에 의하여 노출된 부위는 비트라인콘택 플러그(161) 상부 표면과 제 2 캡절연막(130)의 표면 영역 범위내에 있도록 형성하여야 한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 제 2 층간절연층(17)과 페리/코아부(PC1)의 제 1 층간절연층(15)을 제거하여 비트라인콘택 플러그(161) 표면과 질화막으로 이루어진 제 2 캡절연막(130)의 표면을 각각 노출시킨다. 따라서, 제 1 홀(BH1)과 제 2 홀(IH1)의 일부가 형성되었다.
그리고, 질화막 식각제를 사용하는 비등방성식각을 노출된 제 2 캡절연막(130)에 실시하여 제 2 게이트(120)의 표면을 노출시킨다. 이때, 셀부(CE1)의 질화막(141)과 그 하부에 위치한 질화막으로 이루어진 제 1 캡절연막(131)이 노출되면 안되므로 비트라인콘택 플러그(161)을 노출시키는 제 1 홀(BH1)의 정렬 마진이 감소한다.
그 다음, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한다.
이후, 도시되지는 않았지만, 제 1 홀(BH1)과 제 2 홀(IH1)의 공간을 도전성 물질로 충전시키고 비트라인과 제 2 게이트 연결배선을 각각 형성하는 등의 일반적인디램(DRAM)소자 제조공정을 진행한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택 형성방법은 게이트의 캡절연막과 측벽 스페이서를 질화막 등의 동일한 절연물질로 형성하므로 플러그용 콘택홀 형성시 과도식각에 의하여 캡절연막의 손실이 발생하여 게이트와의 어께마진(shoulder margin)이 감소하고, 또한, 비트라인 형성용 개구부와 페리/코아부의 연결배선용 개구부를 자기정렬방식으로 형성할 수 없기 때문에 비트라인 형성용 개구부와 비트라인콘택 플러그가 서로 중첩되어야 하므로 공정마진이 감소하고 반도체장치의 고집적화에 불리한 문제점이 있다.
따라서, 본 발명의 목적은 게이트의 캡핑용 절연막과 측벽 스페이서 절연막을 식각선탭비가 큰 물질로 형성하여 비트라인과 스토리지노드 플러그 콘택홀 형성시 자기정렬된 콘택부를 형성하여 게이트 캡절연막의 과도식각을 방지하여 게이트와 플러그의 단락가능성을 제거하고, 또한, 코아/페리부의 게이트를 노출시키기 위한 콘택홀과 셀부의 비트라인 플러그를 노출시키는 개구부를 자기정렬방식으로 동시에 형성하므로서 추가장비없이 공정을 단순화하고 칩싸이즈를 감소시키며 공정마진을 증가시키도록 한 반도체장치의 자기정렬 콘택부 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명의 일실시예에 따른 반도체장치의 콘택 형성방법은 소자 활성영역과 격리영역이 정의된 반도체기판상에 제 2 절연막으로 이루어진 캡절연막, 제 1 도전층으로 이루어진 게이트, 제 1 절연막으로 이루어진 게이트절연막으로 이루어진 게이트패턴을 형성하는 단계와, 상기 게이트패턴 측면하단의 상기 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 상기 게이트패턴을 포함하는 상기 반도체기판상에 상기 제 2 절연막과 식각선택비가 큰 제 3 절연막을 소정 두께로 형성하는 단계와, 상기 제 3 절연막을 이용하여 상기 반도체기판의 활성영역에 고농도 불순물 확산영역을 형성하는 단계와, 상기 제 3 절연막상에 제 1 층간절연층을 형성하는 단계와, 상기 제 1 층간절연층의 소정 부위를 제거하여 상기 불순물 확산영역 상부의 상기 제 3 절연막을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀의 노출된 상기 제 3 절연막을 제거하여 상기 불순물 확산영역의 일부를 노출시키는 단계와, 노출된 상기 불순물 확산영역과 접촉하도록 상기 콘택홀에 도전성 플러그를 형성하는 단계와, 상기 플러그를 덮도록 상기 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와, 상기 제 2 층간절연층의 소정부위를 제거하여 상기 플러그의 표면을 노출시키는 단계를 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 콘택 형성방법은 셀부와 페리/코아부가 정의된 반도체기판상에 상부에 캡절연막이 형성되고 하부에 게이트절연막을 개재시킨 제 1 게이트와 제 2 게이트를 각각 형성하는 단계와, 상기 제 1 게이트와 상기 제 2 게이트의 활성영역에 불순물 확산영역을 형성하는 단계와, 제 1 절연막으로 상기 제 1 게이트를 포함하는 상기 셀부를 덮고 상기 페리/코아부의 상기 제 2 게이트 측면에 측벽스페이서를 형성하는 단계와, 상기 반도체기판의 전면에 제 1 층간절연층을 형성하는 단계와, 상기 셀부의 상기 제 1 게이트 측면 하단의 상기 불순물 확산영역의 상부에 위치한 상기 제 1 절연막의 표면을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 의하여 노출된 상기제 1 절연막을 제거하여 상기 불순물 확산영역을 노출시키는 단계와, 노출된 상기 불순물 확산영역에 접촉하도록 상기 콘택홀을 충전하는 도전성 플러그를 형성하는 단계와, 상기 플러그를 포함하는 상기 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와, 상기 제 2 층간절연층과 상기 제 1 층간절연층의 소정 부위를 제거하여 상기 플러그의 상부 표면을 노출시키고 동시에 상기 페리/코아부의 상기 제 2 게이트의 상기 캡절연막을 노출시키는 단계와, 노출된 상기 캡절연막을 제거하여 상기 제 2 게이트의 상부 표면을 노출시키는 단계를 포함하여 이루어진다.
도 1a과 도 1b는 종래 기술에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 폴리실리콘 플러그를 포함하는 콘택 형성방법을 도시하는 공정단면도
본 발명은 반도체장치의 디램 제조에 있어서 비트라인콘택 플러그 형성시 게이트와의 어깨마진을 개선하고 후속 홀 또는 개구부 형성공정을 자기정렬방식으로 형성한다. 즉, 본 발명에서는 게이트 상부를 보호하기 위한 캡절연막 형성물질과 페리/코아부의 게이트 측벽스페이서 형성물질을 서로 다른 재료로 사용하므로서 비트라인콘택 플러그 상부에 비트라인을 형성하기 위한 홀을 자기정렬방식으로 형성하여 셀부의 게이트와의 어깨마진을 향상시키고, 동시에, 페리/코아부의 배선연결용 콘택 형성도 자기정렬방식으로 형성하므로서 칩싸이즈를 감소시키고 공정마진을 개선한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 폴리실리콘 플러그를 포함하는 콘택 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 소자격리영역과 활성영역을 정의하는 트렌치형 필드산화막(도시안함)이 형성되고 셀부(CE2)와 페리/코아부(PC2)가 정의된 반도체기판인 실리콘기판(20)상에 게이트절연막용 열산화막을 성장시켜 형성한다.
그리고, 열산화막 위에 게이트 형성을 위한 도핑된 폴리실리콘층을 화학기상증착으로 증착하여 형성한 다음, 폴리실리콘층 위에 캡핑용(capping) 절연막으로 산화막을 화학기상증착으로 증착하여 형성한다. 이때, 폴리실리콘층 상에는 텅스텐 등으로 실리사이드층을 형성할 수 있다.
그 다음, 캡핑용 산화막, 게이트용 폴리실리콘층 및 게이트절연막용 열산화막에 사진식각공정(photolithography)을 실시하여, 셀부(CE2)에 산화막으로 이루어진 제 1 캡절연막(231)이 상부에 형성되고 하부에 제 1 게이트절연막(211)을 개재시킨 워드라인인 제 1 게이트(221)를 패터닝하여 형성하고, 동시에, 페리/코아부(PC2)에는 잔류한 산화막으로 이루어진 제 2 캡절연막(230)이 상부에 형성되고 하부에 제 2 게이트절연막(210)을 개재시킨 제 2 게이트(220)를 형성한다.
패터닝 결과, 기판(20)의 소스/드레인이 형성될 부위인 활성영역이 노출된다.
제 1 캡절연막(231)을 산화막으로 형성한 이유는 이후 공정에서 측벽 스페이서(sidewall spacer)를 질화막으로 형성하여 비트라인콘택 플러그와 캐패시터 스토리지노드콘택 플러그 형성용 콘택홀 형성을 자기정렬(self-alignment)방식으로 형성할 때, 캡절연막이 활성영역 표면을 덮고 있는 질화막 제거공정으로부터 식각되지 않기 위해서이다. 따라서, 캡절연막과 측벽스페이서 형성물질은 서로 식각선택비가 큰 물질로 형성된다.
그리고, 제 1 게이트(221)와 제 2 게이트(220) 등을 이온주입 마스크로 이용한LDD(lightly doped drain) 형성용 불순물 이온주입을 기판에 저농도로 실시한다.
도 2b를 참조하면, 상기 패턴들이 형성된 기판(20)의 전면에 산화막으로 이루어진 캡핑용 절연막과 식각선택비가 큰 재료인 질화막을 화학기상증착으로 증착하여 측벽 스페이서 형성용 질화막을 형성한다.
그 다음, 셀영역(CE2)을 포토레지스트 등의 식각방지 마스크로 덮은 다음, 노출된 페리/코아부(PC2)의 질화막을 에치백하여 제 2 게이트(220) 패턴의 측면에 잔류한 질화막으로 이루어진 측벽스페이서(240)를 형성한다. 이때, 셀부(CE2)의 질화막(241)은 그대로 잔류한다.
그리고, 포토레지스트를 산소 애슁(O2ashing) 등의 방법으로 제거한다.
따라서, 셀부(CE2)는 잔류한 질화막(241)으로 덮혀 있고, 페리/코아부(PC2)는 제 2 게이트(220)의 측면을 보호하는 측벽 스페이서(240)가 형성되는 동시에 고농도 불순물 확산영역이 형성될 기판(20)의 활성영역이 노출된다.
그 다음, 노출된 기판의 전면에 고농도 불순물 이온주입으로 페아/코리부(PC2)에 n형 또는 p형 트랜지스터를 완성한다.
셀부(CE2)와 페리/코아부(PC2)에 적절한 도전형의 트랜지스터들을 완성한 후, 상기 구조가 형성된 기판(20)의 전면에 제 1 층간절연층(25)을 게이트패턴 사이의 골을 매립하도록 두껍게 증착한다. 이때 제 1 층간절연층(25)으로 BPSG, PETEOS, USG 등을 사용할 수 있다.
도 2c를 참조하면, 제 1 층간절연층(25) 상에 포토레지스트를 도포한 후 노광 및 현상에 의해 제 1 층간절연층(25)의 소정 부분을 노출시키는 포토레지스트패턴(도시안함)을 형성한다. 이 때, 포토레지스트패턴에 의하여 제 1 층간절연층(25)의 노출된 부분은 셀부(CE2)의 비트라인콘택 플러그 형성 부위와 캐패시터의 스토리지노드콘택 플러그가 형성될 기판의 도핑영역을 정의하는 부위이고, 페리/코아부(PC2)는 포토레지스트패턴으로 전부위가 덮혀 있다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 산화막으로 이루어진 제 1 층간절연층(25)을 질화막(241)의 표면이 노출될 때까지 건식식각각 등의 비등방성 식각으로 제거한다. 이때, 제 1 게이트(221)를 포함하는 패턴들의 사이에 위치한 제 1 층간절연층은 잔류한 질화막(241)에 의하여 자동정렬된 방식으로 제거되어 비트라인콘택 플러그 형성용 제 1 콘택홀(BL)과 캐패시터 스토리지노드콘택 플러그 형성용 제 2 콘택홀(SN)이 형성되며, 제 1, 제 2 콘택홀(BL,SN) 저면부는 질화막(241)이 잔류하고 있다.
도 2d를 참조하면, 질화막 식각제로 노출된 질화막 부위를 비등방성식각으로 제거하여 불순물 확산영역인 기판의 불순물 도핑영역을 노출시킨다. 이때, 측벽 스페이서 형성용 질화막이 제거되면서 제 1 캡절연막(231)의 일부가 노출되어도 제 1 게이트(221)와 이후 형성될 플러그들과의 단락이 방지된다. 제 1 캡절연막(231)이 노출되는 이유는 기판의 불순물 도핑영역을 완전히 노출시키기 위하여 측벽스페이서용 질화막(241)에 과도식각을 실시하기 때문이다.
따라서, 제 1 게이트(221)의 노출이 방지되므로 이후 형성되는 플러그들과 단락(short)이 방지되어 제 1, 제 2 콘택홀 형성공정의 마진이 증가한다.
그 다음, 제 1 콘택홀과 제 2 콘택홀들을 충분히 매립하는 두께로 도전층을 제 1층간절연층(25)상에 형성한다. 이때, 도전층은 도핑된 폴리실리콘을 화학기상증착으로 형성할 수 있다.
그리고, 제 1 층간절연층(25) 표면을 노출시키도록 도전층에 에치백 또는 화학기계적연마(chemical mechanical polishing)을 실시하여 도전층을 콘택홀 내부에만 잔류시킨다. 따라서, 잔류한 도전층으로 이루어진 비트라인콘택 플러그(261)와 스토리지노드콘택 플러그(260)가 형성된다.
도 2e를 참조하면, 플러그들(261,260)의 표면을 포함하는 제 1 층간절연층(25)상에 산화막으로 제 2 층간절연층(27)을 증착하여 형성한다. 이때, 제 2 층간절연층(27)은 표면의 평탄화를 위하여 흐름성이 우수한 재료로 형성한다.
그리고, 제 2 층간절연층(27)상에 포토레지스트로 셀부(CE2)의 비트라인콘택 플러그(261) 상부의 제 2 층간절연층(27) 표면과 페리/코아부(PC2)의 제 2 게이트(220) 상부의 제 2 층간절연층(27) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다. 이때, 포토레지스트패턴에 의하여 노출된 부위는 비트라인콘택 플러그(261) 상부 표면과 제 2 캡절연막(230)의 표면 영역 범위를 넘어 잔류한 질화막(241)과 측벽 스페이서(240)의 일부를 포함할 수 있다. 이는 질화막인 제 2 캡절연막을 제거하여 제 2 게이트(220)의 표면을 노출시킬 때 질화막(241)의 일부가 제거되어도 산화막인 제 1 캡절연막(231)에 의하여 제 1 게이트(221)가 보호되어 비트라인콘택 플러그(261) 또는 스토리지노드콘택 플러그(260)와 단락되는 것이 방지되기 때문이다.
그 다음, 포토레지스트패턴으로 보호되지 않는 제 2 층간절연층(27)과 페리/코아부(PC2)의 제 1 층간절연층(25)을 제거하여 비트라인콘택 플러그(261) 표면과 질화막으로 이루어진 제 2 캡절연막(230)의 표면을 각각 노출시킨다. 따라서, 비트라인콘택 플러그 표면을 노출시키는 제 1 홀(BH2)이 완성되고 제 2 게이트를 노출시키기 위한 제 2 홀(IH2)의 일부가 형성되었다.
그리고, 질화막 식각제를 사용하는 비등방성식각을 페리/코아부(PC2)의 노출된 제 2 캡절연막에 실시하여 제 2 게이트(220)의 표면을 노출시킨다. 이때, 셀부(CE1)의 질화막(241)과 그 하부에 위치한 질화막으로 이루어진 제 1 캡절연막(231)이 노출되어도 큰 식각선택비 때문에 비트라인콘택 플러그(261)을 노출시키는 폭(w1)에 대한 제 1 홀(BH2)의 정렬 마진이 증가한다. 이때, 페리/코아부(PC2)의 도면부호 w2는 제 2 홀(IH2)의 폭을 나타낸다.
따라서, 제 1 홀(BH2) 및 제 2 홀(IH2)을 동시에 형성하므로 공정이 단순화되고 공저마진이 증가한다. 이러한 공정을 진행시 종래 기술의 공정과 대비하여 추가되는 공정이 없으므로 제조원가 및 공정시간의 증가없이 제품의 수율을 증가시킨다.
그 다음, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한다.
이후, 도시되지는 않았지만, 제 1 홀(BH2)과 제 2 홀(IH2)의 공간을 도전성 물질로 충전시키고 비트라인과 제 2 게이트 연결배선을 각각 형성하는 등의 일반적인 디램(DRAM)소자 제조공정을 진행한다.
따라서, 본 발명은 식각선택비가 큰 물질로 캡절연막과 측벽스페이서를 형성하므로 플러그와 게이트간의 어깨 마진이 증가하여 공정이 개선되고 제품 수율이향상되며, 제 1 홀과 제 2 홀을 동시에 형성하므로 공정이 단순화되고 공정마진이 증가하는 장점이 있다.

Claims (7)

  1. 소자 활성영역과 격리영역이 정의된 반도체기판상에 제 2 절연막으로 이루어진 캡절연막, 제 1 도전층으로 이루어진 게이트, 제 1 절연막으로 이루어진 게이트절연막으로 이루어진 게이트패턴을 형성하는 단계와,
    상기 게이트패턴 측면하단의 상기 활성영역에 저농도 불순물 확산영역을 형성하는 단계와,
    상기 게이트패턴을 포함하는 상기 반도체기판상에 상기 제 2 절연막과 식각선택비가 큰 제 3 절연막을 소정 두께로 형성하는 단계와,
    상기 제 3 절연막을 이용하여 상기 반도체기판의 활성영역에 고농도 불순물 확산영역을 형성하는 단계와,
    상기 제 3 절연막상에 제 1 층간절연층을 형성하는 단계와,
    상기 제 1 층간절연층의 소정 부위를 제거하여 상기 불순물 확산영역 상부의 상기 제 3 절연막을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀의 노출된 상기 제 3 절연막을 제거하여 상기 불순물 확산영역의 일부를 노출시키는 단계와,
    노출된 상기 불순물 확산영역과 접촉하도록 상기 콘택홀에 도전성 플러그를 형성하는 단계와,
    상기 플러그를 덮도록 상기 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와,
    상기 제 2 층간절연층의 소정부위를 제거하여 상기 플러그의 표면을 노출시키는 단계로 이루어진 반도체장치의 콘택 형성방법.
  2. 청구항 1에 있어서, 상기 제 2 절연막은 산화막으로 형성하고 상기 제 3 절연막은 질화막으로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
  3. 청구항 1에 있어서, 상기 제 3 절연막은 상기 게이트의 측벽 스페이서로 이용하고 동시에 상기 콘택홀을 자기정렬방법으로 형성하기 위한 수단으로 이용하는 것이 특징인 반도체장치의 콘택 형성방법.
  4. 셀부와 페리/코아부가 정의된 반도체기판상에 상부에 캡절연막이 형성되고 하부에 게이트절연막을 개재시킨 제 1 게이트와 제 2 게이트를 각각 형성하는 단계와,
    상기 제 1 게이트와 상기 제 2 게이트의 활성영역에 불순물 확산영역을 형성하는 단계와,
    제 1 절연막으로 상기 제 1 게이트를 포함하는 상기 셀부를 덮고 상기 페리/코아부의 상기 제 2 게이트 측면에 측벽스페이서를 형성하는 단계와,
    상기 반도체기판의 전면에 제 1 층간절연층을 형성하는 단계와,
    상기 셀부의 상기 제 1 게이트 측면 하단의 상기 불순물 확산영역의 상부에 위치한 상기 제 1 절연막의 표면을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀에 의하여 노출된 상기 제 1 절연막을 제거하여 상기 불순물 확산영역을 노출시키는 단계와,
    노출된 상기 불순물 확산영역에 접촉하도록 상기 콘택홀을 충전하는 도전성 플러그를 형성하는 단계와,
    상기 플러그를 포함하는 상기 제 1 층간절연층상에 제 2 층간절연층을 형성하는 단계와,
    상기 제 2 층간절연층과 상기 제 1 층간절연층의 소정 부위를 제거하여 상기 플러그의 상부 표면을 노출시키고 동시에 상기 페리/코아부의 상기 제 2 게이트의 상기 캡절연막을 노출시키는 단계와,
    노출된 상기 캡절연막을 제거하여 상기 제 2 게이트의 상부 표면을 노출시키는 단계로 이루어진 반도체장치의 콘택 형성방법.
  5. 청구항 4에 있어서, 상기 캡절연막과 상기 제 1 절연막은 서로 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
  6. 청구항 4에 있어서, 상기 캡절연막은 산화막으로 형성하고 상기 제 1 절연막은 질화막으로 형성하며 상기 제 1 층간절연층과 상기 제 2 층간절연층은 산화막으로 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
  7. 청구항 4에 있어서, 상기 노출된 플러그상에 비트라인을 형성하는 단계와,
    노출된 상기 제 2 게이트를 전기적으로 연결시키는 배선을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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CN110246804A (zh) * 2018-03-07 2019-09-17 格芯公司 接触结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144633A (ja) * 1996-11-08 1998-05-29 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056001A (ko) * 2001-12-27 2003-07-04 삼성전자주식회사 반도체 소자 및 그 제조방법
CN110246804A (zh) * 2018-03-07 2019-09-17 格芯公司 接触结构
CN110246804B (zh) * 2018-03-07 2024-03-12 格芯美国公司 接触结构

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