KR20000038241A - 반도체장치의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 반도체제조공정중 감소된 디자인 룰과 증가된 소자의 집적도에 기인한 활성영역위에 형성되는 콘택홀의 공정 마진을 확보하기 위하여 종래의 식각방지막을 추가로 형성하는 대신 필드산화막과 활성영역의 경계면에 더미(dummy)게이트를 형성하므로서 콘택홀 형성시 발생하는 필드산화막의 손실을 최소화하고 활성영역과 필드영역의 경계에서의 누설전류를 감소시키도록 한 반도체장치의 보더리스 콘택(borderless contact) 형성방법에 관한 것이다.
본 발명에 따른 반도체장치의 콘택 형성방법은 제 1 도전형 반도체 기판의 소정 부위에 활성영역과 필드영역을 정의하는 트렌치를 형성하고 절연막으로 상기 트렌치만 매립하는 단계와, 활성영역에 게이트절연막이 개재된 제 1 게이트를 형성하고 활성영역과 상기 절연막의 경계면에서 절연막으로 연장된 제 2 게이트를 절연막 위에 형성하는 단계와, 제 1 게이트 측면 하부의 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 제 1 게이트와 제 2 게이트의 측면에 절연성 측벽 스페이서를 형성하는 단계와, 측벽 스페이서 부근의 활성영역에 고농도 불순물 확산영역을 형성하는 단계와, 제 1 게이트와 제 2 게이트의 표면을 포함하는 기판의 전면에 층간절연층을 형성하는 단계와, 층간절연층의 소정 부위를 제거하여 제 2 게이트의 측벽 스페이서와 고농도 불순물 확산영역의 표면을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히, 반도체제조공정중 감소된 디자인 룰과 증가된 소자의 집적도에 기인한 활성영역위에 형성되는 콘택홀의 공정 마진을 확보하기 위하여 종래의 식각방지막을 추가로 형성하는 대신 필드산화막과 활성영역의 경계면에 더미(dummy)게이트를 형성하므로서 콘택홀 형성시 발생하는 필드산화막의 손실을 최소화하고 활성영역과 필드영역의 경계에서의 누설전류를 감소시키도록 한 반도체장치의 보더리스 콘택(borderless contact) 형성방법에 관한 것이다.
일반적인 트렌치 격리방법에 있어서, 트렌치는 상호 격리될 필요가 있는 활성영역 사이에 전기적 절연을 위한 산화막 등으로 채워져서 형성된다. 이후, 트랜지스터 등을 포함하는 소자들이 소정의 활성영역 또는 트렌치 상부에 걸쳐서 형성된다.
트렌치 격리방법에 있어서의 문제점은 트렌치 영역위에 보더리스 콘택을 형성하는 것이다. 이때, 보더리스 콘택(borderless contact)이란 반도체기판 위에 형성된 활성영역과 격리영역에 걸쳐서 형성되는 콘택을 말한다. 이러한 문제점은 층간절연층을 식각하여 콘택홀을 형성할 때 트렌치 격리영역이 손상되지 않도록 유지하기 곤란한데 있다.
일반적인 콘택홀 형성시, 활성영역 상에 형성되는 콘택홀의 싸이즈가 게이트와 필드산화막 사이의 활성영역상에 충분히 위치할 수 있는 공간에 적합하면 다이렉트 콘택을 형성하므로서, 필드산화막의 손실을 전혀 고려할 필요가 없다. 따라서 콘택홀은 필드산화막과 오버랩(overlap)되는 부위가 전혀 없이 단지 활성영역상에만 위치하게 된다. 실제로, 활성영역이 실리콘 졍션이거나 Co, Ti 등의 살리사이드일 경우에도 활성영역과 필드산화막의 경계부가 콘택홀 형성을 위한 식각시 식각제로 부터 공격을 받지 않으므로 필드산화막의 손실이 없으며 활성영역과 필드영역의 경계부위에서도 누설전류가 발생하지 않게 된다.
그러나, 보더리스 콘택 형성공정에서, 콘택홀의 싸이즈와 비교하여 필드영역과 게이트 라인 사이의 활성영역의 크기가 상대적으로 작은 경우와 콘택홀이 필드산화막과 활성영역에 걸쳐서 형성된 경우에는 층간절연층 식각시 오버랩되는 필드산화막의 손실이 과도식각때문에 발생하게 된다. 이러한 경우, 셀의 격리 문제 뿐만 아니라 과도식각된 부위네서 노출된 기판의 실리콘이 식각시 플라즈마로 부터 손상을 입게 되어 누설전류가 발생된다. 따라서, 필드산화막을 보호할 수 있는 질화막을 게이트라인 형성 후 또는 활성영역 위에 살리사이드를 형성한 후 필드산화막 위에 증착하게 된다.
일반적인 콘택 형성시에는 콘택홀 식각 후 별도의 식각방지층(stopping layer)이 없으므로 별 문제가 없으나, 보더리스 콘택 형성시에는 층간절연층을 식각한 후에 별도의 질화막 식각공정이 필요하게 된다. 이때, 질화막 식각에 대하여 실리콘 및 살리사이드와의 높은 식각선택비가 요구된다.
본 발명의 선행기술로는 미국특허 5,677,231 (1997,Oct.14), 5,654,589 (1997,Aug.5), 5,759,867 (1998,Jun.2) 등이 있다. 이러한 종래 기술들은 모두 식각방지층을 식각하는 방법이나 필드산화막을 이용한 격리방법을 보호해주는 별도의 층의 형성에 관한 것이다. 그러나, 이들이 제시하는 내용들은 식각방지층을 콘택홀 형성용 건식식각에서 산화막 식각 후 추가로 식각하는 공정이거나, 소자격리를 위한 트렌치 형성용 식각 후 트렌치 매립 단계 전에 활성영역의 실리콘을 보호하기 위한 별도의 층을 미리 증착하여 씨엠피 공정(Chemical-Mechanical Polishing) 공정을 사용하는 방법 뿐이다.
도 1a 내지 도 1d 는 종래 기술에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 반도체기판(10)인 실리콘기판(10)의 소정 부분을 포토리쏘그래피로 식각하여 활성영역과 필드영역을 한정하는 트렌치를 형성한 후, 트렌치를 매립하는 산화막(11)을 형성한다. 이때, 트렌치를 매립하는 방법은 트렌치를 포함하는 실리콘기판(10)의 전면에 증착하여 형성한 후 에치백하여 형성한다. 이와 같이 형성된 매립산화막(11)의 상부 가징자리 부위는 물리적 특성상 약간 과도식각되어 얕은 홈을 형성하게 된다.
그 다음 노출된 기판(10)의 전면에 게이트산화막(12)을 형성한 후, 그 위에 게이트 형성용으로 불순물이 도핑된 폴리실리콘층(13)을 증착하여 형성한 다음 그(13) 위에 캡핑용 절연막(14)으로 질화막(14)을 증착하여 형성한다.
그리고, 질화막(14)/폴리실리콘층(13)/게이트산화막(12)을 차례로 패터닝하여 게이트패턴(14,13,12)을 형성한 다음, 전면에 산화막을 증착한 후 에치백하여 게이트패턴(14,13,12)의 측면에 잔류한 산화막으로 이루어진 측벽 스페이서(15)를 형성한다. 도시되지는 않았지만, 게이트패턴 형성 후 전면에 저농도 이온주입을 실시하여 게이트(13) 모서리 하단에 위치하는 기판(10) 부위에 엘디디(lightly doped drain)영역을 위한 저농도 불순물 매몰층을 형성한다.
측벽 스페이서(15) 형성후, 트랜지스터의 소스/드레인 형성용 이온주입을 고농도로 실시하여 소스/드레인영역(16)을 형성한 다음, 노출된 소스/드레인영역(16) 위에 전기적 저항을 감소시키기 위한 살리사이드층(17)을 형성한다.
따라서, 트랜지스터의 제조가 완료된다.
도 1b를 참조하면, 살리사이드층(17), 트랜지스터, 필드산화막(11)을 포함하는 기판(10)의 전면에 질화막(18)을 증착하여 형성한다. 질화막(18)은 보더리스 콘택 형성을 위한 식각공정시 산화막, 실리콘 그리고 살리사이드와의 식각선택비가 높은 물질로서 이후 콘택홀 형성공정을 두 단계로 나누어 실시하게 하는 배리어층(18)으로서의 역할을 수행하게 한다.
도 1c를 참조하면, 질화막(18)의 전면에 소자의 보호 및 평탄화를 위한 층간절연막(19)으로 산화막(19)을 두껍게 형성한 다음, 층간절연막(19) 위에 포토레지스트를 도포한 후 보더리스 콘택 부위를 한정하는 마스크를 이용한 노광 및 현상을 실시하여 보더리스 콘택 상부의 층간절연막(19) 표면을 노출시키는 포토레지스트패턴(20)을 형성한다.
도 1d를 참조하면, 포토레지스트패턴(20)을 식각마스크로 이용한 일차 건식식각을 노출된 층간절연막(19)에 실시하여 포토레지스트패턴(20)으로 부터 보호되지 아니하는 부위의 층간절연막(19)을 제거하여 질화막(18)의 일부 표면을 노출시킨다. 이때, 식각제로는 C2F6를 사용한다.
그 다음, 포토레지스트패턴을 제거한다.
계속하여 노출된 질화막(18)에 이차 건식식각을 실시하여 살리사이드층(17)의 일부 표면과 트렌치에 형성된 필드산화막(11)의 일부 표면을 노출시키는 콘택홀을 형성한다. 이때, 이차 식각은 C2F6와 O2를 사용한다. 따라서, 이와 같이 형성된 콘택홀을 보더리스 콘택홀이라 하는데, 이는 콘택홀이 필드산화막(11) 일부와 살리사이드층(17)의 일부에 걸쳐서 형성되었기 때문이다.
그러나, 상술한 종래 기술에 따른 반도체장치의 콘택 형성방법은 질화막 식각시 노출되는 필드산화막의 손실이 발생하게 되고, 이러한 경우, 셀의 격리 문제 뿐만 아니라 과도식각된 부위에서 노출된 기판의 실리콘이 식각시 플라즈마로 부터 손상을 입게 되어 누설전류가 발생되는 문제점이 있다.
또한, 질화막의 증착 온도가 700-800℃에 달하므로 소스/드레인의 디액티베이션(deactivation)을 야기시킬 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 반도체제조공정중 감소된 디자인 룰과 증가된 소자의 집적도에 기인한 활성영역위에 형성되는 콘택홀의 공정 마진을 확보하기 위하여 종래의 식각방지막을 추가로 형성하는 대신 필드산화막과 활성영역의 경계면에 더미(dummy)게이트를 형성하므로서 콘택홀 형성시 발생하는 필드산화막의 손실을 최소화하고 활성영역과 필드영역의 경계에서의 누설전류를 감소시키도록 한 반도체장치의 보더리스 콘택(borderless contact) 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 콘택 형성방법은 제 1 도전형 반도체 기판의 소정 부위에 활성영역과 필드영역을 정의하는 트렌치를 형성하고 절연막으로 상기 트렌치만 매립하는 단계와, 활성영역에 게이트절연막이 개재된 제 1 게이트를 형성하고 활성영역과 상기 절연막의 경계면에서 절연막으로 연장된 제 2 게이트를 절연막 위에 형성하는 단계와, 제 1 게이트 측면 하부의 활성영역에 저농도 불순물 확산영역을 형성하는 단계와, 제 1 게이트와 제 2 게이트의 측면에 절연성 측벽 스페이서를 형성하는 단계와, 측벽 스페이서 부근의 활성영역에 고농도 불순물 확산영역을 형성하는 단계와, 제 1 게이트와 제 2 게이트의 표면을 포함하는 기판의 전면에 층간절연층을 형성하는 단계와, 층간절연층의 소정 부위를 제거하여 제 2 게이트의 측벽 스페이서와 고농도 불순물 확산영역의 표면을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 콘택 형성방법을 도시하는 공정단면도
본 발명은 종래 보더레스 콘택을 위한 별도의 절연층을 형성하는 대신 도전층을 패터닝하여 게이트 뿐만 아니라 더미(dummy)게이트를 동시에 형성하여 공전 마진을 확보하고 활성영역과 격리영역의 필드산화막 손실을 줄여 졍션 누설전류를 감소시키며 보더리스 콘택을 위한 질화막 증착온도에 기인한 졍션의 디액티베이션을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 보더레스 콘택 형성방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판(30)인 제 1 도전형 실리콘기판(30)의 소정 부분을 포토리쏘그래피로 식각하여 활성영역과 필드영역을 한정하는 트렌치를 형성한 후, 트렌치를 매립하는 필드산화막(31)을 CVD 방법으로 증착하여 형성한다. 이때, 트렌치를 매립하는 방법은 트렌치를 포함하는 실리콘기판(30)의 전면에 증착하여 형성한 후 실리콘기판 표면이 노출될 때까지 에치백 등 씨엠피공정(Chemical-Mechanical Process)을 실시하여 형성한다. 이와 같이 형성된 필드산화막(31)의 상부 가장자리 부위는 트렌치 형성시 물리적 특성상 약간 과도식각되어 얕은 홈을 형성하게 된다. 이러한 홈은 소자가 완성된 후 누설전류 발생의 원인이 된다.
노출된 기판(30)의 전면에 게이트산화막(32)을 형성한 후, 그 위에 게이트 형성용으로 불순물이 도핑된 폴리실리콘층을 증착하여 형성한다. 이때, 폴리실리콘층 위에 캡핑용 절연막으로 질화막을 증착하여 형성할 수 있다.
그리고, 폴리실리콘층 위에 포토레지스트를 도포한 다음 게이트와 더미 게이트가 형성될 부위를 저의하는 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 정의한다. 이때, 더미게이트가 형성될 부위는 필드산화막(31)과 활성영역의 경계로 부터 시작하여 필드산화막(31) 방향으로 연장된 부위이므로 이러한 부위의 상부에 위치한 폴리실리콘층의 표면이 노출된다.
그다음, 포토레지스트패턴으로 보호되지 아니하는 부위의 폴리실리콘층과 게이트산화막(32)을 건식식각으로 차례로 패터닝하여 게이트패턴(33/32)과 더미게이트(34)를 형성한다.
그리고, 포토레지스트패턴을 제거한다.
도 2b를 참조하면, 게이트패턴(33/32) 및 더미게이트(34)의 노출된 표면과 노출된 기판(30) 표면 및 필드산화막(31)의 노출된 표면에 산화막을 CVD법으로 증착한 후 에치백하여 게이트패턴(33/32)와 더미게이트(34)의 측면에 잔류한 산화막으로 이루어진 제 1 측벽 스페이서(35)와 제 2 측벽 스페이서(36)를 동시에 각각 형성한다. 도시되지는 않았지만, 게이트패턴(33/32) 및 더미게이트(34) 형성 후 전면에 저농도 이온주입을 실시하여 게이트(33) 모서리 하단에 위치하는 기판(30) 부위에 엘디디(lightly doped drain)영역을 위한 저농도 불순물 매몰층을 형성한다.
도 2c를 참조하면, 측벽 스페이서(35,36) 형성후, 트랜지스터의 소스/드레인 형성용 이온주입을 고농도로 실시하여 소스/드레인영역(300)을 형성한 다음, 노출된 소스/드레인영역(300)과 노출된 게이트(33,34)의 상부 표면에 전기적 저항을 감소시키기 위한 살리사이드층(37)을 형성하여 콘택저항을 감소시킨다. 이때, 살리사이드층의 형성 공정을 생략할 수 있다.
따라서, 트랜지스터의 제조가 완료된다.
도 2d를 참조하면, 더미게이트(34), 살리사이드층(37), 트랜지스터 등의 표면을 포함하는 기판(30)의 전면에 소자의 보호 및 평탄화를 위한 층간절연막(38)으로 산화막(38)을 두껍게 형성한 다음, 층간절연막(38) 위에 포토레지스트를 도포한 후 보더리스 콘택 부위를 한정하는 마스크를 이용한 노광 및 현상을 실시하여 보더리스 콘택 상부의 층간절연막(38) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴을 식각마스크로 이용한 건식식각을 노출된 층간절연막(38)에 실시하여 포토레지스트패턴으로 부터 보호되지 아니하는 부위의 층간절연막(38)을 제거하여 활성영여과 격리영역의 경계부에 형성된 제 2 측벽 스페이서(36)의 일부 표면과 살리사이드층(37)의 소정 부위를 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 도시되지는 않았으나 텅스텐 등의 도전체로 콘택홀을 충전하는 플러그를 형성한 다음, 플러그 표면 및 층간절연층 위에 층간 배선층을 형성한 다음 패터닝하여 소자들을 전기적으로 연결하는 층간배선을 형성한다.
따라서, 본 발명은 다음과 같은 장점이 있다.
첫째, 활성영역과 격리영역의 경계 부위에 더미게이트가 형성되므로 보더레스 콘택을 위한 질화막 등의 보호막을 별도로 형성할 필요가 없으므로 공정이 단순화된다.
둘째, 활성영역과 격리영역 경계면의 상부를 측벽스페이서와 더미게이트가 막고 있으므로 이 부위를 여러 식각공정으로 부터 보호하여 졍션 누설전류발생을 감소시킨다.
셋째, 보더리스 콘택을 위한 질화막 증착온도에 기인한 졍션의 디액티베이션을 방지한다.
Claims (6)
- 제 1 도전형 반도체 기판의 소정 부위에 활성영역과 필드영역을 정의하는 트렌치를 형성하고 절연막으로 상기 트렌치만 매립하는 단계와,상기 활성영역에 게이트절연막이 개재된 제 1 게이트를 형성하고 상기 활성영역과 상기 절연막의 경계면에서 상기 절연막으로 연장된 제 2 게이트를 상기 절연막 위에 형성하는 단계와,상기 제 1 게이트 측면 하부의 상기 활성영역에 저농도 불순물 확산영역을 형성하는 단계와,상기 제 1 게이트와 상기 제 2 게이트의 측면에 절연성 측벽 스페이서를 형성하는 단계와,상기 측벽 스페이서 부근의 상기 활성영역에 고농도 불순물 확산영역을 형성하는 단계와,상기 제 1 게이트와 상기 제 2 게이트의 표면을 포함하는 상기 기판의 전면에 층간절연층을 형성하는 단계와,상기 층간절연층의 소정 부위를 제거하여 상기 제 2 게이트의 측벽 스페이서와 상기 고농도 불순물 확산영역의 표면을 동시에 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 콘택홀을 형성하는 단계 이후,상기 콘택홀을 충전하는 도전성 플러그를 형성하는 단계와,상기 플러그 표면과 전기적으로 연결된 층간배선을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 고농도 불순물 확산영역을 형성하는 단계 이후,실리사이드층을 상기 고농도 불순물 확산영역의 표면과 상기 제 1 게이트의 노출된 표면에 형성하는 단계를 더 포함하는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 2 게이트는 상기 활성여역과 상기 절연막의 경계 부위가 식각되는 것을 방지하는 역할을 하도록 형성되는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 1에 있어서, 상기 제 1 게이트와 상기 제 2 게이트는 동시에 형성하는 것이 특징인 반도체장치의 콘택 형성방법.
- 청구항 5에 있어서, 상기 제 1 게이트와 상기 제 2 게이트를 형성하는 단계는,노출된 상기 활성영역의 표면에 게이트절연막을 형성하는 단계와,상기 게이트절연막과 상기 절연막 위에 도전층을 형성하는 단계와,상기 활성영역에 상기 도전층 및 상기 게이트절연막의 일부를 잔류시키고 동시에 상기 절연막과 상기 활성영역의 경계면으로 부터 상기 절연막 방향으로 연장되게 상기 도전층의 일부를 잔류시켜 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택 형성방법.
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