KR100446311B1 - 접합 누설 억제를 위한 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
활성영역의 에지에서 발생되는 접합 누설을 억제하여 소자의 신뢰성을 향상시키는 반도체 소자 및 그 제조 방법이 개시되어 있는 바, 본 발명의 반도체 소자는, 국부적으로 필드절연막이 형성되어 활성영역과 비활성영역으로 구분된 실리콘기판; 상기 비활성영역의 상기 필드절연막 가장자리 상에 형성된 더미 게이트층; 상기 더미 게이트층 측벽에 형성된 제1스페이서; 상기 활성영역의 엣지를 포함하는 상기 실리콘기판의 표면 하부에 형성된 소오스/드레인 영역; 상기 제1스페이서의 측벽 및 상기 활성영역의 엣지의 상기 소오스/드레인 영역 상에 형성된 제2스페이서; 상기 활성영영의 엣지를 제외한 상기 소오스/드레인 영역 상에 형성된 금속 실리사이드층을 포함하여 이루어진 것을 특징으로 한다.
Description
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 활성영역의 에지에서 발생되는 접합 누설을 억제하기 위한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화, 고성능화 및 저전압화됨에 따라, 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다.
이에 따라, 게이트 및 소오스/드레인 영역의 표면에 실리사이드를 형성함으로써 게이트의 비저항 및 소오스/드레인 영역의 면 저항과 콘택 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정이 반도체 장치에 많이 응용되고 있다.
살리사이드 공정이란, 게이트 및 소오스/드레인 영역에만 선택적으로 실리사이드 영역을 형성하는 공정이다. 실리사이드 영역은 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등의 물질로 형성된다. 특히, 고온 안정성과 낮은 비저항(resistivity)을 갖는 티타늄 실리사이드와 코발트 실리사이드가 가장 널리 사용되고 있으며, 특히, 0.25μ급의 디자인 룰을 갖는 반도체 장치에서는 게이트의 임계 치수(critical dimension)에 대한 의존성이 적은 코발트 실리사이드가 주로 사용되고 있다. 코발트 실리사이드는 16∼18μΩ-㎝의 낮은 비저항을 가지며 약 900℃의 고온에서도 안정된 특성을 갖는 것으로 알려져 있다.
도 1은 종래기술에 따라 제조된 반도체소자의 단면도이다.
도 1을 참조하면, 실리콘기판(10)에 통상의 트렌치 소자분리 공정을 통해 필드절연막(12)이 형성되어 기판(10)이 비활성 영역(즉, 필드 산화막이 형성된 영역)과 활성 영역으로 구분된다. 활성 영역의 상부에 트랜지스터의 게이트절연층(14) 및 게이트층(16)이 순차적으로 형성되고 게이트층(16)의 엣지에 측벽 스페이서(18)가 형성된다. 그리고, 활성영역에는 N형 불순물 또는 P형 불순물이 이온주입된 소오스/드레인 영역(20)이 형성된다. 게이트층(16) 및 소오스/드레인 영역(20) 상에는 코발트 실리사이드층(22)이 형성된다.
상기한 바와 같은 종래의 반도체 소자 구조는, 살리사이드 공정이 적용되면서 기판(10)과 필드절연막(12)의 경계부분에서 필드절연막(12)이 손상되어 오목하게 파이는 현상이 발생되고, 이로인해 이 부분에서 소오스/드레인 영역(20)의 도펀트(dopant) 프로파일이 벤드-업(bend-up)되게 된다. 결국 이로 인해 접합 누설(도 1b의 "a" 참조)이 발생되게 반도체소자의 신뢰성은 열화된다.
본 발명은 활성영역의 엣지에서 발생되는 접합 누설을 억제하여 소자의 신뢰성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
도 1은 종래기술에 따라 제조된 반도체소자의 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자를 보여주는 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 보여주는 평면도도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘 기판 12 : 필드절연막
16 : 게이트층 16A : 더미 게이트층
18 : 게이트층 측벽 제1스페이서 18A : 더미 게이트층 측벽 제1스페이서
20 : 소오스/드레인 영역 22 : 코발트 실리사이드층
32, 32A : 제2스페이서
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 국부적으로 필드절연막이 형성되어 활성영역과 비활성영역으로 구분된 실리콘기판; 상기 비활성영역의 상기 필드절연막 가장자리 상에 형성된 더미 게이트층; 상기 더미 게이트층 측벽에 형성된 제1스페이서; 상기 활성영역의 엣지를 포함하는 상기 실리콘기판의 표면 하부에 형성된 소오스/드레인 영역; 상기 제1스페이서의 측벽 및 상기 활성영역의 엣지의 상기 소오스/드레인 영역 상에 형성된 제2스페이서; 상기 활성영영의 엣지를 제외한 상기 소오스/드레인 영역 상에 형성된 금속 실리사이드층을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명의 반도체 소자 제조방법은 실리콘기판에 국부적으로 필드절연막을 형성하여 활성영역과 비활성영역을 정의하는 단계; 상기 활성영역의 일부의 실리콘기판 상부에 게이트층을 패터닝하고 동시에 상기 필드절연막의 가장자리에 더미 게이트층을 패터닝하는 단계; 상기 게이트층 및 상기 더미 게이트층 측벽에 제1스페이서를 형성하는 단계; 이온주입에 의해 소오스/드레인 영역을 형성하는 단계; 상기 제1스페이서 측벽에 제2스페이서를 형성하여 상기 활성영역 엣지의 상기 소오스/드레인 영역을 상기 제2스페이서로 덮는 단계; 및 살리사이드 공정으로 드러난 상기 소오스/드레인 영역에 금속 실리사이드층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 2를 참조하면, 실리콘기판(10) 상에는 국부적으로 필드절연막(12)이 형성되어 활성영역과 비활성영역을 정의된다. 비활성영역의 필드절연막(12) 가장자리에는 더미 게이트층(16A)이 형성되어 있고, 더미 게이트층(16A)의 측벽에는 제1스페이서(18A)가 형성되어 있다. 활성영역의 엣지를 포함하는 실리콘기판(10)의 표면 하부에 소오스/드레인 영역(20)이 형성되어 있다. 제1스페이서(18A)의 측벽 및 활성영역의 엣지의 상기 소오스/드레인 영역(20) 상에는 제2스페이서(32A)가 형성되어 있다. 그리고, 활성영영의 엣지를 제외한 상기 소오스/드레인 영역(20) 상에는 코발트 실리사이드층(22)가 형성되어 있다.
이와 같이 본 발명의 반도체 소자는 코발트 실리사이드층(22)이 더미 게이트층(16A)과 그 측벽의 제1스페이서(18A) 및 제2스페이서(32A)에 의해 활성영역 엣지에서 일정거리 이격되어 형성되어 있음을 주목하여야 하는 바, 이에 의해 활성영역 엣지 분분에서, 코발트 실리사이드층(22)과 소오스/드레인 프로파일의 가장자리(20A)가 충분히 떨어져 형성되므로 접합 누설을 억제할 수 있다.
더미 게이트층(16A)과 그 측벽의 제1스페이서(18A)는 통상 진행하고 있던 트랜지스터 게이트층(16)과 그 측벽의 스페이서(18)와 동일한 층으로서, 트랜지스터 게이트층(16) 형성을 위한 마스크 및 식각시 마스크만을 변경하여 필드절연막(12) 상에도 더미 게이트층(16A)이 형성되도록 한 것이다.
이때, 더미 게이트층(16A)은 필드절연막(12) 상에 형성되되 필드절연막(12)의 가장자리 단부에서 소정거리 이격되어 형성되도록 한다. 그리고, 그 이격 정도는 제1스페이서(18A)가 비활성영역의 필드절연막(12) 상에 형성되되 그 엣지가 상기 필드절연막(12)의 엣지에 정렬되어 형성되도록 조절하는 것이 바람직하다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자를 보여주는 평면도도로서, 활성영역(310)과 비활성영역(320), 게이트층(330) 및 더미 게이트층(340) 간의 위치 관계가 도시되어 있다. 더미 게이트층(340)이 비활성영역(320)의 가장자리를 따라 빈 공간에 다수개 형성되어 있고, 활성영역(310)과 비활성영역(320)의 바운더리에서 소정거리 이격되어 형성되어 있음을 알 수 있다.
도 2의 구조를 갖는 본 발명의 반도체 소자를 제조하는 방법에 대한 바람직한 실시예를 살펴본다.
먼저, 실리콘기판(10)에 국부적으로 필드절연막(12)을 형성하여 활성영역과 비활성영역을 정의한다.
이어서, 활성영역의 실리콘기판(10) 상에 트랜지스터의 게이트절연층(14) 및 게이트층(16)을 순차적으로 형성하는데, 이때 필드절연막(12)의 가장자리 단부(비활성영역과 활성영역의 바운더리)에서 소정거리 이격되도록 더미 게이트층(16A)을 형성한다.
이어서, 결과물의 상부에 절연막을 증착하고 이를 이방성 식각하여 게이트층(16)의 엣지에 측벽 스페이서(18)를 형성하는데, 이때 자연적으로 더미 게이트층(16A)의 엣지에도 측벽 스페이서(18A)가 형성된다. 이어서, N-채널 트랜지스터의 경우에는 N형 불순물을 이온주입하고 P-채널 트랜지스터의 경우에는 P형 불순물을 이온주입하여 소오스/드레인 영역(20)을 형성한다.
이후, 게이트층(16) 및 소오스/드레인 영역(20) 상에 코발트 실리사이드층(22)를 형성한다. 코발트 실리사이드층(22) 형성 방법을 구체적으로 살피면, 코발트를 증착한 후 인-시튜로 코발트층의 상부에 티타늄 나이트라이드 등의 전도층 또는 절연층을 증착하여 캡핑층(capping layer)을 형성한다. 이어서, 어닐링을 수행하여 코발트가 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발한다. 그 결과, 소오스/드레인 영역(20)과 게이트층(16)의 상부에는 코발트 실리사이드가 형성되고, 필드절연막(12)과 측벽 스페이서(18)의 상부에는 실리사이드가 형성되지 않는다. 이후, 에천트(etchant)를 사용한 습식 식각 방법에 의해 미반응된 코발트층과 캡핑층을 선택적으로 제거한다.
본 발명의 실시예에서는 코발트 실리사이드로 설명되어 있으나, 코발트 대신에 다른 금속 실리사이드를 사용할 수 있음은 물론이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 반도체소자는 활성영역 엣지에서 소오스/드레인 영역의 도펀트 프로파일이 밴드-업되는 것이 억제된다. 따라서, 활성영역의 에지에서 발생되는 접합누설을 억제하여 소자의 신뢰성을 향상시키는 뛰어난 효과가 있다.
Claims (8)
- 국부적으로 필드절연막이 형성되어 활성영역과 비활성영역으로 구분된 실리콘기판;상기 비활성영역의 상기 필드절연막 가장자리 상에 형성된 더미 게이트층;상기 더미 게이트층 측벽에 형성된 제1스페이서;상기 활성영역의 엣지를 포함하는 상기 실리콘기판의 표면 하부에 형성된 소오스/드레인 영역;상기 제1스페이서의 측벽 및 상기 활성영역의 엣지의 상기 소오스/드레인 영역 상에 형성된 제2스페이서;상기 활성영영의 엣지를 제외한 상기 소오스/드레인 영역 상에 형성된 금속 실리사이드층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 더미 게이트층은 상기 필드절연막 상에 형성되되, 상기 필드절연막의 가장자리 단부에서 소정거리 이격되어 형성된 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 제1스페이서는 상기 비활성영역의 필드절연막 상에 형성되되, 그 엣지가 상기 필드절연막의 엣지에 정렬되어 형성된 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 금속은 코발트임을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 제2스페이서는 산화물 또는 질화물 임을 특징으로 하는 반도체 소자.
- 실리콘기판에 국부적으로 필드절연막을 형성하여 활성영역과 비활성영역을 정의하는 단계;상기 활성영역의 일부의 실리콘기판 상부에 게이트층을 패터닝하고 동시에 상기 필드절연막의 가장자리에 더미 게이트층을 패터닝하는 단계;상기 게이트층 및 상기 더미 게이트층 측벽에 제1스페이서를 형성하는 단계;이온주입에 의해 소오스/드레인 영역을 형성하는 단계;상기 제1스페이서 측벽에 제2스페이서를 형성하여 상기 활성영역 엣지의 상기 소오스/드레인 영역을 상기 제2스페이서로 덮는 단계; 및살리사이드 공정으로 드러난 상기 소오스/드레인 영역에 금속 실리사이드층을 형성하는 단계를 포함하여 이루어진 반도체 소자 제조 방법.
- 제6항에 있어서,상기 더미 게이트층을 상기 필드절연막 상에 형성하되 상기 필드절연막의 가장자리 단부에서 소정거리 이격시켜 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서,상기 제1스페이서을 상기 비활성영역의 필드절연막 상에 형성하되, 그 엣지가 상기 필드절연막의 엣지에 정렬되도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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