KR20040059738A - 반도체 소자의 모스형 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 모스형 트랜지스터 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 실리콘 기판 상부에 소자분리막을 형성하고 소자분리막 상부에 캐핑막을 형성하는 단계와, 소자분리막 사이의 기판을 애피택셜 실리콘 성장하여 애피택셜 활성 영역을 형성하는 단계와, 애피택셜 활성 영역 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극 양쪽 기판을 선택적 애피택셜 실리콘 성장하여 게이트 전극 측벽에 대해 소정 거리 이격된 소오스/드레인 플러그를 형성하는 단계와, 소오스/드레인 플러그가 형성된 기판 하부에 소오스/드레인을 형성하는 단계와, 결과물 전면에 층간 절연막을 형성하고, 층간 절연막내에 콘택 제조 공정을 실시하여 게이트 전극 및 소오스/드레인 플러그에 연결되는 콘택을 형성하는 단계를 포함한다. 따라서 본 발명은 애피택셜 실리콘 성장 공정으로 실리콘 기판의 활성 영역, 소오스/드레인용 콘택 플러그를 형성함으로써 고집적 소자의 쇼트 채널 효과를 미연에 방지할 수 있으며 콘택홀 제조 공정을 생략할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 애피택셜 실리콘 성장(epitaxial silicon growth) 공정을 이용하여 고집적 소자를 제조할 수 있는 반도체 소자의 모스형 트랜지스터 제조 방법에 관한 것이다.
일반적으로 MOSFET(Metal Oxide Silicon Field Effect Transistor)는 게이트 전극, 소오스/드레인 전극이 절연층(oxide layer)을 사이에 두고 실리콘 기판에 형성된 구조를 갖는다.
현재 반도체 소자의 소형화, 경량화, 박막화의 추세에 따라 모스형 트랜지스터(MOSFET)의 크기또한 축소(scale down)되고 있는데, 이러한 트랜지스터의 축소는 게이트전극의 유효 채널 길이(channel length)를 감소시켜 소오스와 드레인 사이의 펀치쓰루(punch-through) 특성을 열화시키는 쇼트 채널 효과(short channel effect)를 유발한다.
이를 해결하기 위하여 소오스 및 드레인을 LDD(Lightly Doped Drain) 구조로 형성하여 쇼트 채널 효과를 억제하는 셀로우 접합(shallow juntion)을 갖는 소오스/드레인이 등장하였다.
하지만 이러한 LDD는 일정 선폭이상의 모스형 트랜지스에서 쇼트 채널 효과를 억제할 수 있지만 그 이하의 선폭으로 설계되는 고집적 소자에서는 제조하기 어렵다.
또한 현재 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다. 미세화 기술로 반도체 메모리 소자가 고집적화되어 감에 따라 MOS 트랜지스터의 게이트 전극 또는 비트 라인 등의 배선 선폭, 소오스/드레인 정션 깊이또한 줄어들고 있는 실정이다. 더욱이 이들 배선과 연결과 연결되는 콘택 전극 또한 축소되고 있는 실정이다. 그러므로 층간 절연막에 콘택홀을 형성하고 콘택홀에 도전 물질을 증착하여 콘택 전극, 또는 콘택 플러그를 형성하는 공정또한 콘택홀 크기가 점차 축소되기 때문에 고집적 반도체 소자에서 콘택홀 제조 공정의 한계가 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 애피택셜 실리콘 성장 공정으로 실리콘 기판의 활성 영역, 소오스/드레인용 콘택 플러그를 형성함으로써 고집적 소자의 쇼트 채널 효과를 미연에 방지할 수 있으며 콘택홀 제조 공정을 생략할 수 있는 반도체 소자의 모스형 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 모스형 트랜지스터를 제조하는 방법에 있어서, 실리콘 기판 상부에 소자분리막을 형성하고 소자분리막 상부에 캐핑막을 형성하는 단계와, 소자분리막 사이의 기판을 애피택셜 실리콘 성장하여 애피택셜 활성 영역을 형성하는 단계와, 애피택셜 활성 영역 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 게이트 전극 양쪽 기판을 선택적 애피택셜 실리콘 성장하여 게이트 전극 측벽에 대해 소정 거리 이격된 소오스/드레인 플러그를 형성하는 단계와, 소오스/드레인 플러그가 형성된 기판 하부에 소오스/드레인을 형성하는 단계와, 결과물 전면에 층간 절연막을 형성하고, 층간 절연막내에 콘택 제조 공정을 실시하여 게이트 전극 및 소오스/드레인 플러그에 연결되는 콘택을 형성하는 단계를 포함한다.
도 1a 및 도 1b는 본 발명에 따른 모스형 트랜지스터에서 게이트 전극까지의 제조 공정을 설명하기 위한 평면도 및 수직 단면도,
도 2는 본 발명에 따른 모스형 트랜지스터에서 선택적 애피택셜 실리콘 성장으로 소오스/드레인을 형성하기까지의 공정을 설명하기 위한 수직 단면도,
도 3은 본 발명에 따른 모스형 트랜지스터에서 LDD 영역의 제조 공정을 설명하기 위한 수직 단면도,
도 4는 본 발명에 따른 모스형 트랜지스터에서 콘택의 제조 공정을 설명하기 위한 수직 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 실리콘 기판 12 : 소자분리막
13 : 캐핑막 14 : 게이트 절연막
16 : 게이트 전극 18 : 스페이서 절연막
22a, 22b : 소오스/드레인 플러그 24 : LDD 영역
26 : 층간 절연막 28 : 콘택
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 모스형 트랜지스터의 제조 공정에 대해 설명하고자 한다.
도 1a 및 도 1b는 본 발명에 따른 모스형 트랜지스터에서 게이트 전극까지의 제조 공정을 설명하기 위한 평면도 및 수직 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명은 실리콘 기판(10) 상부에 소자의 활성 영역과 비활성 영역을 분리하는 소자분리막(12)을 형성하고 소자분리막(12) 상부에 캐핑막(capping layer)(13)으로서 실리콘질화막(SiN)을 얇게 형성한다. 이때 소자분리막(12)은 열 산화(thermal oxidation) 공정으로 형성한다. 그리고 소자분리막(12) 사이의 실리콘 기판(10)을 선택적 애피택셜 실리콘 성장(selective epitaxial silicon growth) 공정으로 실리콘을 소자분리막(12) 표면까지 성장시켜 애피택셜 활성 영역(11)을 형성한다. 이때 애피택셜 실리콘 성장 공정시 소자분리막(12) 상부에는 캐핑막(13)이 형성되어 있기 때문에 노출된 실리콘 기판(10)만 애피택셜 성장하게 된다.
그리고 애피택셜 활성 영역(11) 상부에 게이트 절연막(14)으로서 실리콘산화막을 형성하고 그 위에 도전막으로서 도프트 폴리실리콘막을 증착하고 이를 패터닝하여 게이트 전극(16)을 형성한다. 그 다음 게이트 전극(16) 측벽에 스페이서 절연막(18)을 형성한다.
도 2는 본 발명에 따른 모스형 트랜지스터에서 선택적 애피택셜 실리콘 성장으로 소오스/드레인을 형성하기까지의 공정을 설명하기 위한 수직 단면도이다.
도 2를 참조하면, 본 발명은 게이트 전극(16) 및 스페이서 절연막(18)을 마스크로 하여 게이트 절연막(14)을 패터닝하여 실리콘 기판 표면을 노출시킨다. 그리고 게이트 전극(16) 양쪽 기판을 선택적 애피택셜 실리콘 성장 공정을 실시하여 게이트 전극(16) 양 측벽에 대해 소정 거리(20) 이격된 소오스/드레인 플러그(22a, 22b)를 형성한다.
본 발명에서 소오스/드레인 플러그(22a, 22b)가 n+/p+ 도프트 실리콘막일 경우 어닐링 공정을 실시하여 소오스/드레인 플러그(22a, 22b)의 n+/p+ 도펀트를 기판 하부로 확산시켜 소오스/드레인(23a, 23b)을 형성한다.
만약 소오스/드레인 플러그(22a, 22b)가 언도프트 실리콘막일 경우 플러그(22a, 22b)에 도프트 이온 주입 공정을 실시하고, 어닐링 공정을 실시하여 소오스/드레인 플러그(22a, 22b)의 도펀트를 기판 하부로 확산시켜 소오스/드레인(23a, 23b)을 형성한다.
그리고나서 스페이서 절연막(18)을 제거한다. 이때, 게이트 전극(16)과 소오스/드레인 플러그(22a, 22b)는 스페이서 절연막(18) 두께만큼 서로 간격(20)이 발생하고, 이 간격(20)은 이후 LDD 영역의 길이가 된다.
도 3은 본 발명에 따른 모스형 트랜지스터에서 LDD 영역의 제조 공정을 설명하기 위한 수직 단면도이다.
도 3을 참조하면, 본 발명은 n-/p- 이온 주입 공정을 실시하여 게이트 전극(16) 및 소오스/드레인 플러그(22a, 22b) 사이의 기판 내에 LDD 영역(24)을 형성한다.
도 4는 본 발명에 따른 모스형 트랜지스터에서 콘택의 제조 공정을 설명하기 위한 수직 단면도이다.
도 4를 참조하면, 본 발명은 상기 결과물 전면에 층간 절연막(26)을 형성한다. 그리고 콘택 제조 공정을 실시하여 층간 절연막(26)내에 게이트 전극(28) 또는 소오스/드레인 플러그(22a, 22b)가 노출되는 콘택홀을 형성하고 콘택홀에 도전물질, 예를 들어 도프트 폴리실리콘을 매립한 후에 전면 식각 또는 CMP(Chemical Mechanical Polishing)로 평탄화하여 층간 절연막(26) 상부의 도전물질을 제거한다. 이로 인해 게이트 전극(28) 또는 소오스/드레인 플러그(22a, 22b)에 연결되는 콘택(28)이 형성된다.
한편, 본 발명의 제조 공정에 있어서, LDD 영역(24)의 제조 공정시 상술한 공정과 같이 이온 주입을 실시하지 않고 BSG(Boro Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)의 층간 절연막(26)을 이용하여 LDD 영역을 형성할 수도 있다.
즉 스페이서 절연막(18)을 제거하고, 상기 기판 전면에 BSG 또는 PSG 층간 절연막(26)을 형성한 후에, 어닐링 공정을 실시하여 게이트 전극(16)과 소오스/드레인 플러그(22a, 22b) 사이의 기판 내에 층간 절연막(26)의 B(p 도펀트) 또는 P(n 도펀트)를 확산시켜 LDD 영역(24)을 형성할 수도 있다.
이상 설명한 바와 같이, 본 발명은 애피택셜 실리콘 성장 공정으로 실리콘 기판의 활성 영역, 소오스/드레인용 콘택 플러그를 형성함으로써 고집적 소자의 쇼트 채널 효과를 미연에 방지할 수 있으며 콘택홀 제조 공정을 생략할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (10)
- 반도체 소자의 모스형 트랜지스터를 제조하는 방법에 있어서,실리콘 기판 상부에 소자분리막을 형성하고 소자분리막 상부에 캐핑막을 형성하는 단계;상기 소자분리막 사이의 기판을 애피택셜 실리콘 성장하여 애피택셜 활성 영역을 형성하는 단계;상기 애피택셜 활성 영역 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극 양쪽 기판을 선택적 애피택셜 실리콘 성장하여 상기 게이트 전극 측벽에 대해 소정 거리 이격된 소오스/드레인 플러그를 형성하는 단계;상기 소오스/드레인 플러그가 형성된 기판 하부에 소오스/드레인을 형성하는 단계;상기 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막내에 콘택 제조 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 플러그에 연결되는 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 게이트 전극을 형성한 후에, 상기 게이트 전극 측벽에 스페이서 절연막을 형성하는 단계와, 상기 소오스/드레인 플러그를 형성한 후에, 상기 스페이서 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 플러그는 도프트 실리콘막인 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항 또는 제 3항에 있어서, 상기 소오스/드레인 플러그가 도프트 실리콘막일 경우 상기 소오스/드레인은 어닐링 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 플러그는 언도프트 실리콘막인 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 소오스/드레인 플러그가 언도프트 실리콘막일 경우 상기 플러그에 도프트 이온 주입 공정을 실시하고, 어닐링 공정으로 상기 소오스/드레인을 함께 형성하는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 층간 절연막을 형성하기 전에, 상기 게이트 전극 및 소오스/드레인 플러그 사이의 기판 내에 LDD 영역을 형성하는 단계를 더 포함하는것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 7항에 있어서, 상기 LDD 영역은 이온 주입 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 층간 절연막은 BSG 또는 PSG를 사용하는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
- 제 9항에 있어서, 상기 BSG 또는 PSG 층간 절연막을 형성한 후에, 어닐링 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 플러그 사이의 기판 내에 LDD 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 모스형 트랜지스터 제조 방법.
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