KR20030045633A - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

반도체 기판과, 반도체 기판의 표면 영역 중, 메모리 셀이 형성되는 메모리 영역에, 제1 절연막에 의해 반도체 기판으로부터 절연되도록 형성된, 복수 층의 적층체인 제1 게이트 전극과, 반도체 기판의 표면 영역 중, 적어도 메모리 셀을 제어하는 로직 회로가 형성되는 로직 영역에서, 제2 절연막에 의해 반도체 기판으로부터 절연되도록 형성된 제2 게이트 전극을 구비하고, 제1 게이트 전극 중 제1 절연막에 접촉하는 층과 제2 게이트 전극 중 제2 절연막에 접촉하는 층은 서로 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치가 개시된다. 또한, 반도체 기판 위에 소자 분리 영역으로 분리된, 메모리 셀을 형성하기 위한 메모리 영역과, 이 메모리 셀을 제어하기 위한 로직 회로를 형성하는 로직 영역을 규정하고, 반도체 기판 위에 제1 절연막을 형성하고, 반도체 기판의 표면 영역 중, 로직 영역 위에 있는 제1 절연막을 선택적으로 제거하고, 반도체 기판 위에 비정질 실리콘층을 퇴적시키고, 메모리 영역 위에 있는 비정질 실리콘층을 다결정 반도체층으로 변질시키고, 또한 로직 영역 위에 있는 비정질 실리콘층을 실리콘 단결정층으로 변질시키기 위해서, 반도체 기판을 열 처리하는 반도체 장치의 제조 방법이 개시된다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 로직 회로와 DRAM을 혼재한 DRAM 혼재 소자 및 그 제조 방법에 관한 것이다.
종래부터, 시스템 LSI에 있어서, 그 동작을 고속으로 하는 것이 요구되고 있다. 그 때문에, 기능이 서로 다른 복수 종류의 소자가 단일의 반도체 기판 위에 탑재된다. 그 일례로서는 DRAM을 제어하는 로직 회로 등을 포함하는 로직 회로와 DRAM을 하나의 칩 내에 탑재하고 있는 시스템 LSI가 있다. 이와 같이, 로직 회로와 DRAM을 혼재한 시스템 LSI를 DRAM 혼재 소자(embedded DRAM)(이하, 단순히eDRAM이라고 함)라고 한다.
eDRAM은 DRAM의 메모리 어레이가 형성되는 메모리 영역과, 메모리의 동작의 제어나 연산 동작을 행하는 로직 회로가 형성되는 로직 영역으로 형성된다.
메모리 소자에 이용되는 전계 효과 트랜지스터(이하, 메모리 소자용 FET(Field Effcct Transistor)라고 함)와 로직 소자에 이용되는 전계 효과 트랜지스터(이하, 로직 소자용 FET라고 함)는 기능 및 성능이 다르다. 따라서, 이들의 구조도 다르다. 일반적으로, 서로 다른 구조를 갖는 복수의 소자용 FET를 단일의 반도체 기판 위에 형성하기 위해서는 각각 별개의 제조 공정이 필요하게 된다.
한편, 구조가 서로 다른 복수의 소자용 FET의 제조 공정을 공통화함으로써 제조 프로세스를 단축화하고자 하면, 각각에 요구되는 기능 및 성능을 얻는 것이 곤란하게 된다.
따라서, 메모리 소자용 FET의 게이트 절연막의 신뢰성 및 로직 소자용 FET의 고속화와 제조 사이클 타임의 단축화를 동시에 실현하는 것은 곤란하다. 즉, eDRAM의 기능 및 성능의 향상과, 제조 프로세스의 단축화 및 간단화 사이에는 트레이트-오프의 관계가 있다.
이와 같이 종래에는 시스템 LSI의 기능 및 성능의 향상과, 제조 프로세스의 단축화 및 제조 공정의 간단화 중 어느 하나에 있어서 타협해야만 하였다.
최근, eDRAM의 로직 소자용 FET는 사이즈를 미세하게 하고, 또한 게이트 절연막을 얇게 함으로써, 고속화되어 있다. 게이트 절연막을 얇게 함으로써, 게이트전극에 걸리는 전계가 커진다. 그에 의해, 게이트 전극에 공핍층이 생긴다. 이 공핍층은, 실질적으로 게이트 절연막이 두꺼워지는 것과 동일한 영향을 로직 소자용 FET에 미친다. 즉, 게이트 전극과 반도체 기판 사이의 용량 Cox가 저하된다. Cox의 저하에 의해, 실질적으로, 로직 소자용 FET의 임계값이 상승하여, 로직 소자용 FET에 흐르는 전류가 저하한다. 즉, 로직 소자용 FET의 전류 구동 능력이 저하된다.
특히, N형의 FET보다 P형의 FET에서, 게이트 전극의 공핍화의 영향이 크다. P형의 게이트 전극 중에서의 붕소는, N형의 게이트 전극 중에서의 인 또는 비소에 비하여 활성화하기 어렵기 때문이다.
따라서, 종래부터 P형의 FET에서 붕소를 보다 활성화시키기 위해서, 게이트 전극으로서, 폴리실리콘 대신에 폴리실리콘 게르마늄(이하, 폴리-SiGe으로 함)이 사용되고 있다.
메모리 어레이에 있어서의 메모리 소자용 FET의 게이트 전극에도 폴리-SiGe을 사용함으로써, 시스템 LSI의 제조 프로세스가 단축된다. 그러나, 폴리-SiGe의 게르마늄이 게이트 절연막에 확산함으로써, 게이트 절연막의 막질, 예를 들면 계면 준위 밀도나 고정 전하 밀도 등에 악영향을 준다. 게이트 절연막의 막질이 악화된 경우에는, 메모리 소자용 FET가 전하를 보유하는 시간이 짧아진다. 즉, 게이트 전극에 폴리-SiGe을 사용함으로써, 메모리 소자용 FET의 전하를 보유하는 능력이 저하된다고 하는 문제가 있다.
또한, eDRAM에서는 로직 소자용 FET 및 메모리 소자용 FET의 각각의 게이트전극의 상부에 실리사이드가, 소위 살리사이드(SALICIDE : Self Aligned siliCIDE) 프로세스에 의해 자기 정합적으로 형성된다. 실리사이드는 워드 라인에도 사용된다. 실리사이드는 게이트 전극의 저항을 저하시키고, 또한 메모리 소자용 FET에 접속되는 워드 라인의 저항을 저하시킨다. 그에 의해, eDRAM의 속도가 상승한다.
그러나, 폴리-SiGe의 막 두께가 비교적 얇은 경우에는, 실리사이드 내의 금속이 게이트 절연막까지 확산하게 된다. 따라서, 폴리-SiGe의 막 두께는 실리사이드 내의 금속이 게이트 절연막까지 도달하지 않을 정도로 두꺼워야 한다.
한편, 로직 소자용 FET에 있어서는, 미세화에 의해 펀치 스루 등의 단 채널 효과가 생긴다. 단채널 효과를 방지하기 위해서는 반도체 기판의 표면에 대하여 수직 방향으로부터 경사진 각도로 불순물 주입이 행해진다. 이 불순물 주입은 헤일로 주입(halo implantation)이라고 한다.
로직 영역에서의 서로 이웃하는 게이트 전극 사이의 간격과 메모리 영역에서의 서로 이웃하는 게이트 전극 사이의 간격은 동일하게 설계되는 경우가 있다. 즉, 로직 영역에서의 서로 이웃하는 게이트 전극 사이의 간격은 최소의 다지인 룰에 의해 결정되어 있는 것이 존재한다.
이러한 경우에 반도체 기판의 표면으로부터의 게이트 전극의 높이가 비교적 높은 경우에는 로직 영역에서 헤일로 주입이 게이트 전극에 의해 방해되고, 불순물이 반도체 기판으로 주입되지 않는 경우가 있다. 따라서, 로직 영역에서의 게이트 전극의 높이는 헤일로 주입에 의한 불순물이 주입될 수 있을 정도로 낮아야 한다.
따라서, 폴리-SiGe의 막 두께는 실리사이드 내의 금속이 게이트 절연막까지도달하지 않을 정도로 두꺼워야 하고, 또한 헤일로 주입을 실행할 수 있을 정도로 얇아야 한다.
또한, 메모리 소자용 FET는 로직 소자용 FET에 비하여 게이트 절연막에 큰 전압이 인가된다. 따라서, 메모리 소자용 FET의 메모리 게이트 절연막의 내압은 로직 소자용 FET의 로직 게이트 절연막의 내압에 비하여 커야 한다. 메모리 소자용 FET의 게이트 절연막이 지나치게 얇은 경우에는, 전하가 게이트 절연막을 관통하고(터널링), 그에 의해 전하를 보유하는 능력이 저하되어, 메모리 소자용 FET의 리텐션 타임의 열화로 이어진다.
따라서, 메모리 게이트 절연막은 로직 게이트 절연막에 비하여 보다 두껍게 형성되어야 한다.
그러나, 동일한 반도체 기판 위에 막 두께가 서로 다른 게이트 절연막을 동일 공정에서 형성하는 것은 불가능하고, 따라서 메모리 영역과 로직 영역에서는 각각의 게이트 절연막은 별도의 공정에서 형성된다.
이러한 서로 다른 게이트 절연막을 동일 반도체 기판 위에 형성하기 위한 종래의 방법은, 우선 반도체 기판 전체에 비교적 두꺼운 메모리 게이트 절연막, 예를 들면 실리콘 산화막을 형성하고, 다음으로 메모리 영역의 게이트 절연막 상에 마스크층이 형성되고, 로직 영역에 있는 게이트 절연막이 선택적으로 제거된다. 다음으로, 마스크층 제거 후, 반도체 기판 전체에 비교적 얇은 로직 게이트 절연막이 형성된다.
그러나, 게이트 절연막 위에 마스크층이 형성되면, 마스크층이 게이트 절연막에 미치는 응력이나 오염(contamination)에 의해, 게이트 절연막의 막질이 악화된다.
메모리 게이트 절연막의 막질이 악화된 경우에는, 전하를 보유하는 능력이 저하되어, 메모리 소자용 FET의 리텐션 타임의 열화로 이어진다. 또한, 게이트 절연막의 결함에 전하가 트랩되어, 메모리로서의 기능이 저하된다.
또한, 메모리 게이트 절연막의 막 두께가, 로직 게이트 절연막을 형성하는 공정, 예를 들면 불화 수소에 의한 세정 공정이나 산화 공정에서 거의 영향을 받지 않을 정도로 두꺼운 경우에는 종래의 방법은 유효하다.
그러나, 메모리 게이트 절연막의 막 두께는 로직 게이트 절연막에 비하여 상대적으로 두껍지만, 그 절대 두께는 최근 점점 얇아지고 있다.
따라서, 로직 게이트 절연막을 형성하는 공정이, 메모리 게이트 절연막의 막 두께를 변화시킨다고 하는 문제가 있었다.
도 1은 본 발명에 따른 반도체 장치의 일 실시예에 의한 소자 단면도.
도 2는 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예에 의한 공정을 도시하는 소자 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예에 의한 도 2에 도시한 공정에 후속하는 공정을 도시하는 소자 단면도.
도 4는 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예에 의한 도 3에 도시한 공정에 후속하는 공정을 도시하는 소자 단면도.
도 5는 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예에 의한 도 4에 도시한 공정에 후속하는 공정을 도시하는 소자 단면도.
도 6은 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예에 의한 도 5에 도시한 공정에 후속하는 공정을 도시하는 소자 단면도.
도 7은 도 5에서의 로직 소자용 FET의 게이트 전극과 헤일로 주입의 관계를 도시하는 전극 부분의 단면도.
도 8은 도 5에서의 메모리 소자용 FET의 게이트 전극과 헤일로 주입의 관계를 도시하는 전극 부분의 단면도.
도 9는 로직 영역에서의 반도체 기판의 표면부에 형성된 확산층을 도시하는 소자 단면도.
도 10은 폴리-SiGe층에서의 게르마늄의 함유량에 대한 게이트 전극 내의 불순물의 활성화의 정도를 도시하는 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판
40 : 소자 분리막
100 : 반도체 장치
150 : 메모리 영역
160 : 로직 영역
본 발명의 일 실시예에 따르면, 반도체 기판과, 상기 반도체 기판의 표면 영역 중, 메모리 셀이 형성되는 메모리 영역에, 제1 절연막에 의해 상기 반도체 기판으로부터 절연되도록 형성된, 복수 층의 적층체인 제1 게이트 전극과, 상기 반도체 기판의 표면 영역 중, 적어도 상기 메모리 셀을 제어하는 로직 회로가 형성되는 로직 영역에서, 제2 절연막에 의해 상기 반도체 기판으로부터 절연되도록 형성된 제2 게이트 전극을 구비하고, 상기 제1 게이트 전극 중 상기 제1 절연막에 접촉하는 층과 상기 제2 게이트 전극 중 상기 제2 절연막에 접촉하는 층은 서로 다른 재료로형성되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명의 일 실시예에 따르면, 반도체 기판 위에 소자 분리 영역으로 분리된, 메모리 셀을 형성하기 위한 메모리 영역과, 이 메모리 셀을 제어하기 위한 로직 회로를 형성하는 로직 영역을 규정하고, 반도체 기판 위에 제1 절연막을 형성하고, 상기 반도체 기판의 표면 영역 중, 상기 로직 영역 위에 있는 상기 제1 절연막을 선택적으로 제거하고, 상기 반도체 기판 위에 비정질 실리콘층을 퇴적시키고, 상기 메모리 영역 위에 있는 상기 비정질 실리콘층을 다결정 반도체층으로 변질시키고, 또한 로직 영역 위에 있는 상기 비정질 실리콘층을 실리콘 단결정층으로 변질시키기 위해서, 상기 반도체 기판을 열 처리하는 반도체 장치 제조 방법이 제공된다.
〈실시예〉
이하, 도면을 참조하여, 본 발명의 몇 가지의 실시예를 상세하게 설명한다. 또, 각 실시예는 본 발명을 한정하는 것은 아니다. 또한, 각각의 첨부 도면에서, 각 요소는 이해를 쉽게 하기 위해서 어느 정도 강조하여 그려지고 있다.
도 1은 본 발명에 따른 실시예에 의한 반도체 장치(100)의 확대 단면도이다. 반도체 장치(100)는, 반도체 기판(10)의 표면에 형성되어 있다. 반도체 장치(100)의 표면은 메모리 영역(150) 및 로직 영역(160)으로 분리되어 있다. 메모리 영역(150)과 로직 영역(160) 사이는 소자 분리막(40)에 의해 소자 분리되어 있다.
이하의 도 1 내지 도 8에는 서로 이웃하는 2개의 메모리 소자용 FET(20) 및 서로 이웃하는 2개의 로직 소자용 FET(30)만이 도시되고, 이들에 대하여 설명한다.
메모리 영역(150)에는 메모리 소자용 FET(20)가 형성되고, 로직 영역(160)에는 로직 소자용 FET(30)가 형성되어 있다.
메모리 영역(150)에 있어서의 메모리 소자용 FET(20)는, 예를 들면 N형의 FET이고, 도시하지 않은 캐패시터와 함께 DRAM 셀을 구성한다. 통상, 이 DRAM 셀은 매트릭스 형상으로 배치되어 메모리 어레이를 형성한다. 또, 도 1에서 생략되어 있는 캐패시터로서는 스택형 또는 트렌치형 중 어느 것이라도 사용할 수 있다.
이 메모리 영역(150)에는 반도체 기판(10)의 표면에 게이트 절연막으로서 실리콘 산화막(60)이 형성되어 있다. 본 실시예에서는 실리콘 산화막(60)의 막 두께는 약 2㎚이다.
실리콘 산화막(60) 위에는 실리콘 산화막(60)에 의해 반도체 기판(10)으로부터 전기적으로 절연된 게이트 전극(50)이 형성되어 있다.
메모리 영역(150)의 기판 표면부에는 이 게이트 전극(50)의 바로 아래의 부분을 채널 영역으로 하여, 이 채널 영역을 사이에 두고 대향하도록 형성된 저농도의 얕은 N형 확산층(61)과, 채널 영역으로부터 떨어진 부분에 형성된 고농도의 깊은 N형 확산층(62)을 갖고 있다.
한편, 로직 영역(100)에서의 로직 소자용 FET(30)는 N형 및 P형의 FET이고, 로직 회로를 형성한다. 통상, 로직 소자용 FET(30)는 DRAM을 제어하는 주변 회로뿐만 아니라, 다른 각종 고속 연산 기능부를 구성한다.
로직 영역(160)에서, 반도체 기판(10)의 표면에는 실리콘 단결정층(70)이 형성되어 있다. 본 실시예에서는 실리콘 단결정층(70)의 막 두께는 약 50㎚이다.
실리콘 단결정층(70) 위에는 게이트 절연막으로서 실리콘 산화막(80)이 형성되어 있다. 본 실시예에서는 실리콘 산화막(80)의 막 두께는 2㎚이하이다.
실리콘 산화막(80) 위에는 실리콘 산화막(80)에 의해 반도체 기판(10)으로부터 전기적으로 절연된 게이트 전극(90)이 형성되어 있다.
로직 영역(160)의 기판 표면부에는 이 게이트 전극(90)의 바로 아래의 부분을 채널 영역으로 하여, 이 채널 영역을 사이에 두고 대향하도록 형성된 저농도의 얕은 P형 확산층(71)과, 채널 영역으로부터 떨어진 부분에 형성된 고농도의 깊은 P형 확산층(62)을 갖고 있다. 게이트 전극(50) 및 게이트 전극(90)은 모두 복수의 층으로 이루어진다. 보다 상세하게는 게이트 전극(50)은 실리콘 산화막(60) 위에 형성된 폴리실리콘층(52)과, 폴리실리콘층(52) 위에 형성된 실리콘 산화막(54)과, 실리콘 산화막(54)을 통해 폴리실리콘층(52) 위에 형성된 폴리-SiGe층(56)과, 이 폴리-SiGe층(56) 위에 형성된 실리사이드층(58)을 갖는다.
한편, 게이트 전극(90)은 실리콘 산화막(80) 위에 형성된 폴리-SiGe층(96)과, 이 폴리-SiGe층(96) 위에 형성된 실리사이드층(98)을 갖는다. 실리사이드층은 게이트 전극의 상부뿐만 아니라, 다른 폴리실리콘 배선 상에도 형성되어 있다.
또, 실리사이드층의 형성에 코발트를 사용한 경우에는 코발트가 폴리-SiGe층(96)의 내부까지 들어가, 그와 같은 코발트가 게이트 산화막 또는 반도체 기판에의 오염 또는 결함을 야기시킨다. 이에 대하여, 니켈은 코발트에 비하여, 폴리-SiGe층(96)의 내부까지 들어가지 않는 것이 실험적으로 확인되고 있다. 따라서, 실리사이드층(58, 98)은 실리콘과 니켈의 실리사이드인 것이 바람직하다.
메모리 영역(150)에 형성된 게이트 전극(50) 및 로직 영역에 형성된 게이트 전극(90)의 각각의 주위의 측벽부에는 보호층(99)이 퇴적되어 있다.
상술한 바와 같이 메모리 영역(150)에 형성된 게이트 전극(50) 중 실리콘 산화막(60)에 접촉하는 부분은 폴리실리콘(52)으로 형성되어 있다. 한편, 로직 영역(160)에 형성된 게이트 전극(90) 중 게이트 절연막(80)에 접촉하는 부분은 폴리-SiGe층(96)으로 형성되어 있다. 즉, 양 영역에서의 게이트 전극(50) 및 게이트 전극(90) 중 실리콘 산화막(60, 80)에 접촉하고 있는 부분은 서로 다른 재료로 형성되어 있다. 이러한 게이트 구조의 차이는, 다음과 같은 여러가지의 효과를 가져온다.
메모리 영역(150)에서, 폴리실리콘층(52)이 실리콘 산화막(60)과 폴리-SiGe층(56) 사이에 존재한다. 그에 의해, 게르마늄이 폴리-SiGe층(56)으로부터 실리콘 산화막(60)으로 확산하는 것을 방지한다. 따라서, 게이트 절연막의 막질에 영향을 주지 않는다. 따라서, 메모리 소자용 FET(20)의 전하를 보유하는 능력이 저하되지 않는다.
또한, 실리콘 산화막(80)과 동시에 형성되는 실리콘 산화막(54)이 폴리실리콘층(52)과 폴리-SiGe층(56) 사이에 존재한다. 그러나, 일반적으로, 실리콘 산화막의 막 두께가 2㎚ 이하인 경우에는 직접 터널 주입이 지배적이다. 실리콘 산화막(54)의 막 두께는 2㎚ 이하이다. 따라서, 전하는 거의 직접 터널 주입에 의해 폴리실리콘(52)과 폴리-SiGe층(56) 사이를 통과한다. 또한, 게이트 전극(50)에 인가되는 전압은 비교적 높기 때문에, 실리콘 산화막(60)에는 충분히 큰 전류가 흐를수 있다. 또한, 메모리 소자용 FET는 로직 소자용 FET일수록 높은 주파수의 신호에 대응시킬 필요가 없다. 따라서, 메모리 소자용 FET는 RC 지연을 고려하지 않아도 된다. 따라서, 폴리실리콘(52)과 폴리-SiGe층(56) 사이의 저항은 문제가 되지 않는다. 즉, 실리콘 산화막(54)은 폴리실리콘(52)과 폴리-SiGe층(56) 사이의 전하의 도통을 방해하지 않는다.
또한, 메모리 영역(150)에서, 실리사이드층(58)과 실리콘 산화막(60) 사이에는 폴리실리콘층(52) 및 폴리-SiGe층(56)이 존재한다. 따라서, 실리사이드층(58)으로부터의 금속이 실리콘 산화막(60)으로 확산하지 않는다. 따라서, 게이트 절연막의 막질이 악화되지 않는다. 그 결과, 메모리 소자용 FET(20)의 전하를 보유하는 능력이 저하되지 않는다.
또한, 게이트 전극(50)은 폴리실리콘층(52)을 갖는다. 따라서, 게이트 전극(50)은 게이트 전극(90)보다 반도체 기판(10)의 표면으로부터의 수직 방향의 높이가 높다. 그에 의해, 헤일로 주입에 의해 주입되는 불순물이 실리콘 산화막(60)으로 도달하지 않는다(도 8 참조). 즉, 헤일로 주입에 의해, 실리콘 산화막(60)이 손상되지 않는다.
한편, 로직 영역(160)에서는 실리콘 산화막(80) 위에 폴리-SiGe층(96)이 형성되어 있기 때문에, 폴리-SiGe층(96)의 Ge 농도를 조절함으로써, 도 10을 참조하여 후술하는 바와 같이 P형 FET의 게이트 전극 중의 붕소가 보다 활성화된다. 그에 의해, P형 FET의 게이트 전극 내의 캐리어가 증가하기 때문에 공핍층이 형성되기 어려워진다. 즉, 게이트 전극과 반도체 기판 사이의 용량 Cox가 저하되지 않다. 그에 의해, 로직 소자용 FET의 임계값이나 온 전류가 유지된다.
또한, 로직 영역에서는 게이트 전극(90)은 폴리실리콘 층을 갖지 않는다. 따라서, 게이트 전극(90) 자체의 높이는 게이트 전극(50) 자체의 높이보다 낮지만, 실리콘 산화막(60)의 두께가 실리콘 단결정막(70)의 두께보다 얇기 때문에, 게이트 전극(50, 90) 상면의 반도체 기판(10)의 표면으로부터의 수직 방향의 높이는 거의 같게 되어 있다. 그에 의해, 헤일로 주입이 로직 영역(160)의 반도체 기판(10)에 효과적으로 실시된다(도 7 참조). 헤일로 주입에 의해, 로직 소자용 FET의 단채널 효과가 방지될 수 있다(도 9 참조).
다음으로, 본 발명에 따른 반도체 장치 제조 방법의 실시예에 관하여 설명한다. 도 2 내지 도 6은 본원에 따른 실시예에 의한 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한, 메모리 소자용 FET 및 로직 소자용 FET를 갖는 반도체 장치의 단면도이다.
도 2에 도시한 바와 같이 반도체 기판(10)의 표면부가, 예를 들면 트렌치 형상의 소자 분리막(40)에 의해 소자 분리된다. 다음으로, 반도체 기판(10)을 열 산화 등에 의해 산화함으로써, 약 5㎚의 막 두께를 갖는 실리콘 산화막(60)이 반도체 기판(10)의 표면, 즉 메모리 영역(150) 및 로직 영역(160)의 양방에 형성된다. 그 후, 로직 영역(160)의 실리콘 산화막은 선택적으로 에칭되고, 메모리 영역(150)의 실리콘 산화막(60)이 잔존한다. 이 실리콘 산화막(60)은 메모리 소자용 FET(20)의 게이트 절연막으로서의 기능을 갖는다.
계속해서, 반도체 기판 위에 비정질 실리콘층(65)이 퇴적된다. 비정질 실리콘층(65)의 막 두께는 약 50㎚이다. 또한, 비정질 실리콘층(65)은 700℃ 이하의 저온도로 어닐링된다.
도 2에 도시된 바와 같이 메모리 영역(150)에서의 비정질 실리콘층(65)은 실리콘 산화막(60) 위에 퇴적되어 있다. 그에 의해, 어닐링 결과, 도 3에 도시한 바와 같이 비정질 실리콘층(65)은 비교적 입자 덩어리가 큰 폴리실리콘층(52)으로 변질된다.
이에 대하여, 로직 영역(100)에 있어서의 비정질 실리콘층(65)은 반도체 기판(10) 위, 즉 실리콘 단결정 위에 퇴적되어 있다. 그에 의해, 어닐링 결과, 비정질 실리콘층(65)은 반도체 기판(10) 위에 있어서 에피택셜 성장하여, 실리콘 단결정층(70)으로 변질된다.
또, 로직 영역(160)에서 비정질 실리콘층(65)이 퇴적되기 전에, 불순물이 반도체 기판(10)의 표면 상에 비교적 얕게 주입되어도 된다. 그에 의해, 어닐링 시에, 실리콘 단결정층(70)이 형성됨과 동시에 불순물이 확산되고, 반도체 기판(10)의 표면에 대하여 수직 방향으로 불순물의 농도 분포를 할 수 있다. 이 불순물의 농도 분포는 반도체 기판(10)의 표면으로부터, 실리콘 단결정층(70)과 반도체 기판(10)과의 경계로, 점차로 불순물 농도가 높아지고 있다. 따라서, 이 농도 분포는 급준 채널 프로파일(SSRCP: Super Steep Retrograde Channel Profile)이라고 한다.
본 실시예에 따르면, SSRCP도 용이하게 형성될 수 있다. 이 SSRCP는 채널에 있어서의 펀치 스루 등의 단채널 효과를 방지하고, 온 전류 등의 전류 구동 능력을개선시킨다.
상술한 바와 같이 본 실시예에 따르면, 메모리 영역(150) 및 로직 영역(160)에 양방에 비정질 실리콘층(65)이 퇴적되고, 어닐링에 의해 로직 영역(160)에만 실리콘 단결정층(70)이 형성된다. 그러나, 비정질 실리콘층(65)을 퇴적하지 않고, 선택 에피택셜 성장법에 의해, 실리콘 단결정층(70) 및 폴리실리콘층(52)이 동시에 형성될 수 있다. 이것은 로직 영역(160)에 있어서는 시드(seed)가 되는 실리콘 결정이 노출되어 실리콘 단결정이 성장하는 반면, 메모리 영역(150)에 있어서는 실리콘 산화막이 노출되어 폴리실리콘이 형성되기 때문이다.
다음으로, 도 3에 도시된 바와 같이 폴리실리콘층(52) 및 실리콘 단결정층(70)의 각각의 표면이 산화된다. 이에 의해, 메모리 영역 및 로직 영역에 각각 실리콘 산화막(54, 80)이 형성된다. 본 실시예에서는 이들 실리콘 산화막(54, 80)의 막 두께는 2㎚ 이하이다. 실리콘 산화막(80)은 로직 소자용 FET(30)의 게이트 절연막으로서의 기능을 갖는다.
또한, 메모리 소자용 FET(20)에는 실리콘 산화막(54)이 잔존하지만, 상술한 바와 같이, 전하의 직접 터널 주입이 일어날 정도로 충분히 얇기 때문에, 실리콘 산화막(54)은 제거할 필요가 없다. 오히려, 실리콘 산화막(54)은 폴리-SiGe층(56)으로부터의 게르마늄 및 실리사이드층(58)으로부터의 금속이 폴리실리콘층(52)으로 확산하는 것을 방지한다. 따라서, 로직 소자용 FET(30)만큼 높은 주파수에 대응할 필요가 없는 메모리 소자용 FET(20) 측면에 볼 때, 실리콘 산화막(54)의 존재는 바람직하다.
또한, 실리콘 산화막(80)이 형성될 때에는, 이미 메모리 영역(150)의 실리콘 산화막(60)은 폴리실리콘층(52)에 의해 피복되어 있다. 따라서, 종래와 같이 로직 영역에서, 게이트 절연막이 형성될 때에, 불화 수소에 의한 세정 공정 등에 의해 영향을 받지 않는다. 그에 의해, 본 실시예에 있어서의 실리콘 산화막(60)의 막질이 악화되지 않고, 양질 그대로 유지할 수 있다.
다음으로, 실리콘 산화막(54, 80) 위에, 폴리-SiGe층(56, 96)이 퇴적된다. N형의 FET의 영역에서의 폴리-SiGe층(56)은 N형의 불순물, 예를 들면 인에 의해 도핑되고, P형의 FET의 영역에서의 폴리-SiGe층(56)은 P형의 불순물, 예를 들면 붕소에 의해 도핑된다.
계속해서, 도 4 및 도 5에 도시한 바와 같이, 각각 게이트 전극(50) 및 게이트 전극(90)이 지금까지 설명한 적층 부분을 소정 형상으로 패터닝함으로써 형성된다.
도 1을 참조하여 상술한 바와 같이, 게이트 전극(50)은 폴리실리콘층(52), 실리콘 산화막(54) 및 폴리-SiGe층(56)으로 이루어지는 3층 구조를 갖고, 게이트 전극(90)은 폴리-SiGe층(96)으로 이루어지는 단층 구조를 갖는 점에서 구조가 다르다. 따라서, 포토리소그래피 공정 및 RIE 공정은, 게이트 전극(50)과 게이트 전극(90)에서 개별적으로 행할 필요가 있다.
그리고, 도 5에 도시한 바와 같이 게이트 전극(50) 및 게이트 전극(90)이 형성된 후, 익스텐션 주입(extension implantation)이나 헤일로 주입이 실행된다. 이들 이온 주입에 의해, 메모리 영역의 익스텐션 확산층(61) 및 로직 영역의 익스텐션 확산층(71) 및 그 주위에 형성된 헤일로 영역(72)이 형성된다.
여기서, 로직부에만 헤일로 영역이 형성되는 이유를 설명한다.
도 5를 참조하여 명확한 바와 같이, 메모리 영역(150)에서의 반도체 기판(10)의 표면과 로직 영역(160)에서의 실리콘 단결정층(70)의 표면은 서로 다른 평면에 있다. 보다 상세하게는 실리콘 단결정층(70)은 반도체 기판(10)의 표면을 기준으로 하여 실리콘 단결정층(70)의 막 두께 d 분만큼 떨어진 평면 내에 있다. 따라서, 게이트 전극(50) 및 게이트 전극(90)의 형성을 개시하는 각각의 위치가, 반도체 기판(10)의 표면을 기준으로 한 높이에 있어서 상위한다. 즉, 게이트 전극(50)의 저면(21) 및 게이트 전극(90)의 저면(31)은, 반도체 기판(10)의 표면을 기준으로 하여 서로 다른 높이에 있다. 보다 상세하게는, 게이트 전극(90)의 실리콘 단결정층(70)의 표면을 기준으로 한 높이 h와 게이트 전극(50)의 반도체 기판(10)의 표면으로부터의 높이 h' 사이에는 h<h'의 관계가 있다. 다시 말하면, 게이트 산화막(60) 및 게이트 산화막(80)이 각각 반도체 기판(10)의 표면을 기준으로 하여 서로 다른 높이에 형성되어 있다고 해도 된다.
그 결과, 도 7 및 도 8을 참조하여 후술하는 바와 같이 헤일로 주입에 의해 불순물이 로직 영역(160)에는 주입되고, 메모리 영역(150)에는 주입되지 않도록 할 수 있다.
한편, 폴리-SiGe층(56) 및 폴리-SiGe층(96)의 반도체 기판(10)의 표면을 기준으로 한 높이는 같다. 따라서, 폴리-SiGe층(56, 96)은 동일한 공정에서 형성할 수 있다. 따라서, 반도체 장치(100)의 제조가 용이하게 된다.
또한, 게이트 전극(50)의 상면(22) 및 게이트 전극(90)의 상면(32)은, 반도체 기판(10)의 표면을 기준으로 하여 서로 같은 높이에 있다. 즉, 게이트 전극(50) 및 게이트 전극(90)은 반도체 기판(10)으로부터 균일한 높이로 돌출되어 있다.
그 결과, 후에 CMP(Chemical Mechanical Polishing) 등에 의해, 반도체 기판(10) 위에 형성된 보호막 등을 연마할 때에는 반도체 기판이나 게이트 전극 부분을 부분적으로 연마하게 되는 디싱(dishing) 등의 문제가 발생되지 않아, 균일한 연마가 행해진다. 이 결과, 반도체 기판에 형성된 소자의 결함이나 반도체 기판 자체의 균열이 생기지 않는다.
또한, 게이트 전극(50)의 두께보다 게이트 전극(90)의 두께가 얇기 때문에, 게이트 전극(50)을 형성할 때의 에칭량보다 게이트 전극(90)을 형성할 때의 에칭량이 적다. 그에 의해, 게이트 전극(90)의 측벽에는 테이퍼가 비교적 형성되기 어렵다.
다음으로, 도 6에 도시되어 있는 바와 같이 예를 들면 실리콘 산화막의 보호층(99)이 게이트 전극(50) 및 게이트 전극(90) 위에 퇴적된다.
계속해서, 폴리-SiGe층(56, 96)의 표면이 노출되도록, 보호층(99)이 에치백되어 게이트 전극의 측벽에 잔존한다. 또한, 니켈이 스퍼터링된다. 그에 의해, 니켈 실리사이드층(58, 98)이 각각 게이트 전극(50) 및 게이트 전극(90)에 대하여 자기 정합적으로 형성된다. 또, 실리사이드층은 상호 접속 배선으로서 이용되는 폴리실리콘 배선 상에도 형성된다.
실리사이드층(58, 98)은 매우 작은 저항을 갖고 있기 때문에, 그 형성에 의해, 게이트 전극(50) 및 게이트 전극(90)의 저항이 낮아진다. 마찬가지로, 폴리실리콘 배선 상의 실리사이드층은 상호 접속 배선의 저항을 저하시킨다.
실리사이드 층(58, 98)의 형성 후, 소스 확산층 및 드레인 확산층을 형성하기 위해서, 불순물이 반도체 기판(10)에 주입되고, 메모리 영역에서는 소스·드레인층(62), 로직 영역에서는 소스·드레인 영역(73)이 형성된다. 이 때, 메모리 영역과 로직 영역에서는 주입 이온이 다르기 때문에, 이온 주입 시에는 한쪽의 영역을 레지스트 등으로 마스킹을 행할 필요가 있다. 또한, 이온 주입 영역에서는 보호층(99)을 측벽부에 갖는 각 게이트 전극 및 실리사이드층을 이온 주입 마스크로서 이용하여, 보호층에 대하여 주입 영역을 자기 정합시킬 수 있지만, 별도로 이온 주입 마스크를 형성하도록 해도 된다.
또한, 전체적으로 층간 절연막이 퇴적되고, 소정 개소에 컨택트홀을 형성하고, 이 컨택트홀을 매립하도록 금속이 증착 형성되고, 이것을 패터닝함으로써 금속 배선 등(도시 생략)이 형성되어, 반도체 장치(100)가 완성된다.
이상의 실시예에서, 실리사이드층(58, 98)을 형성하기 전에, 선택 에피택셜 공정이 추가되어도 된다. 그에 의해, 로직 영역(160)에서, 실리콘 단결정층(70) 위에 에피택셜층(72)이 더 형성된다. 에피택셜층(72)은 도 6에서 파선으로 표시되고 있다.
이 에피택셜층(72)은 소스 및 드레인을 형성하기 위한 이온 주입 시에 로직 소자용 FET(30)의 소스 및 드레인의 각각의 확산층의 깊이를 얕게 하는 기능을 갖는다. 소스 및 드레인의 확산층이 보다 얕아짐으로써, 펀치 스루 등의 단채널 효과가 방지된다.
또한, 에피택셜층(72)은 실리콘 단결정층(70)에 실리사이드층이 직접 접촉하는 것을 방지하는 기능도 갖는다. 그에 의해, 실리콘 단결정층(70)이나 반도체 기판(10)이 금속에 의해 오염되는 것을 방지하고, 접합 누설 전류를 저감시킬 수 있다.
도 7은 도 5에서의 로직 소자용 FET(30)의 게이트 전극(90)을 더욱 확대한 단면도이다. 도 7 및 도 8에서는 헤일로 주입에 의해, 불순물이 주입되는 모양을 도시하고 있다. 헤일로 주입의 공정에서는, 아직 게이트 전극(90) 위에 실리사이드층이 형성되어 있지 않다. 이 상태에서, 헤일로 주입이 실행된다.
헤일로 주입은 반도체 기판(10)의 표면에 대하여 수직 방향으로부터 각도 α만큼 경사져서 행해진다(파선 화살표 I를 참조). 각도 α는 30° 내지 60°이다. 헤일로 주입에 의한 불순물이 게이트 전극(90)의 하단으로부터 채널 방향으로 주입되면, 로직 소자용 FET(30)의 임계값이 효과적으로 제어되어, 단채널 효과도 방지된다.
그러나, 서로 이웃하는 게이트 전극(90) 사이의 최소 거리 s는, 소자의 미세화에 수반하여 좁게 되어 있다. 따라서, 실제로는 각도 α는 30° 내지 45°이다.
게이트 절연막(80)의 저면으로부터 게이트 전극(90)의 상면(32)까지의 높이를 h로 한다. 본 실시예에서, 높이 h는 실리콘 단결정층(70)의 표면을 기준으로 한 상면(32)의 높이와 같다.
이 헤일로 주입의 각도 α를 고정한 경우에 높이 h는,
를 만족하도록 결정된다. 높이 h가 수학식 1을 만족함으로써, 헤일로 주입에 의한 불순물이 로직 영역(160)의 반도체 기판(10)에 주입될 수 있기 때문이다.
도 8은 도 5에서의 메모리 소자용 FET(20)의 게이트 전극(50)을 더욱 확대한 단면도이다. 이 상태에서, 헤일로 주입이 실행된다.
서로 이웃하는 게이트 전극(50) 사이의 최소 거리를 s'로 한다. 또한, 반도체 기판(10)의 표면으로부터 게이트 전극(50)의 상면(22)까지의 높이를 h'로 한다.
헤일로 주입의 각도 α를 고정한 경우에 높이 h'는,
를 만족하도록 결정된다. 높이 h'가 수학식 2를 만족함으로써, 헤일로 주입에 의한 불순물은 게이트 전극(50)의 측벽에 저지되어, 메모리 영역(150)의 반도체 기판(10)에는 주입되지 않는다(파선 화살표 I를 참조). 또, 도 1에 도시한 예에서는 수학식 1 및 수학식 2의 관계는 반드시 만족되지 않는다.
헤일로 주입은 로직 소자용 FET(30)에 필요하지만, 한편으로는 메모리 소자용 FET(20)에는 동일한 조건의 헤일로 주입은 불필요하다. 오히려, 헤일로 주입에 의해 메모리 영역(150)의 실리콘 산화막(60)이나 반도체 기판(10)이 손상을 받는 경우가 있다. 따라서, 종래에서는 헤일로 주입 시에는 메모리 영역(150)은 포토레지스트 등에 의해 피복되어 있을 필요가 있었다.
그러나, 본 실시예에서는 포토리소그래피 등의 마스크 공정을 반드시 거칠 필요는 없다. 수학식 1 및 수학식 2를 만족함으로써, 로직 영역(160)의 반도체 기판(10)에만 헤일로 주입에 의한 불순물이 선택적으로 주입될 수 있기 때문이다.
한편, 높이 h 및 h'를 고정한 경우에는 헤일로 주입의 각도 α의 적절한 범위는
이다. 여기서, 각도 θ=tan-1(h/s)이고, 각도 θ'=tan-1(h'/s')이다. 각도 θ가 수학식 3을 만족함으로써, 로직 영역(60)에 헤일로 주입에 의한 불순물이 선택적으로 주입되고, 메모리 영역(150)에는 헤일로 주입에 의한 불순물은 주입되지 않는다.
도 9는 로직 영역(60)에서의 반도체 기판(10)에 형성된 확산층을 도시하는 단면도이다. N형의 소스 확산층 또는 N형의 드레인 확산층(73), N형의 익스텐션 확산층(71)과, P형의 헤일로 영역(72)의 각각의 형상이 도시되어 있다.
확산 주입에 의해, 소스 확산층 및 드레인 확산층(73)의 불순물 농도보다 낮은 농도의 익스텐션 확산층(71)이 채널의 근방에 형성된다.
헤일로 주입에 의해, 익스텐션 확산층(71)과 반대의 도전성을 갖는 헤일로 영역(72)이 익스텐션 확산층(71)의 주위에 형성된다.
익스텐션 확산층(71)에 의해, 단채널 효과가 방지된다. 또한, 헤일로영역(72)에 의해, 로직 소자용 FET(30)의 단채널 효과가 방지되어, 로직 소자용 FET(30)의 임계값을 제어할 수 있다.
도 10은 폴리-SiGe층(96)에서의 게르마늄의 함유량에 대한 게이트 전극(90) 내의 불순물의 활성화의 정도를 도시하는 그래프이다. 이 그래프의 횡축은 폴리-SiGe층(96) 내에서의 게르마늄의 몰 비율을 나타낸다. 종축은 게이트 전극(90)에 전압을 인가했을 때의 폴리-SiGe층(96) 내에서의 게이트 산화막(80) 근방의 불순물 농도를 나타낸다. 또한, 이 그래프는 IEEE ELECTRON DEVICE LETTERS. VOL.19, NO.7, JULY 1998에 게재되어 있는 Wen-Chin Lee 등에 의한 "Investigation of Poly-Si1-xGexfor Dual-Gate CMOS Technology"에 기재되어 있다.
P형 FET의 폴리-SiGe층(96)에는 P형 불순물의 붕소가 도핑되어 있다. 한편, N형 FET의 폴리SiGe층(96)에는 N형 불순물의 인 또는 비소가 도핑되어 있다.
도 10에 도시하는 그래프에 따르면, 폴리-SiGe층(96) 내의 게르마늄의 몰 비율, 즉 게르마늄의 함유량이 증가함에 따라, P형 FET의 폴리-SiGe층(96) 내에서의 게이트 산화막(80) 근방의 불순물 농도가 상승하고 있다. 이것은 게르마늄의 함유량이 증가함에 따라, 폴리-SiGe층(96) 내에서의 붕소가 활성화되고 있는 것을 의미한다.
특히, 폴리-SiGe층(96) 내의 게르마늄의 몰 비율이 40% 내지 50%가 되었을 때에, 폴리-SiGe층(96) 내에서의 붕소가 가장 많이 활성화되어 있다. 즉, 폴리-SiGe층(96)이 폴리 Si1-xGex(X=0.4 내지 0.5)로 형성되어 있는 경우에,폴리-SiGe층(96) 내에서의 붕소가 가장 많이 활성화된다.
폴리-SiGe층(96) 내에서, 붕소가 가장 많이 활성화되면, 캐리어가 증가하고, P형의 MOSFET의 게이트 전극(90)에 공핍층이 생기기 어려워진다. 그에 의해, 게이트 절연막(80)의 두께가 비교적 얇은 경우라도, 게이트 전극(90)과 반도체 기판(10) 사이의 용량 Cox가 저하되지 않는다. 또한, 로직 소자용 FET(30)의 전류 구동 능력도 저하되지 않는다.
또, N형의 FET에서는 폴리-SiGe층(96) 내에서의 게르마늄의 몰 비율이 약 20%로 되었을 때에, 인이 가장 많이 활성화된다.
본 실시예에서는 게이트 절연막으로서 실리콘 산화막을 사용하였지만, 이에 한정되지 않고, 다른 절연막, 예를 들면 실리콘 질화막이나 탄화 실리콘으로 이루어지는 막이 이용되어도 된다.
또한, 이상 설명한 실시예에서의 각 구성 요소의 도전형을 각각 반대의 것으로 해도 본 발명의 효과는 얻어진다.
이상과 같이 본 발명에 따른 반도체 장치의 일 실시예에 따르면, 동일 기판 위의 메모리 영역에 형성된 메모리 소자용 FET의 게이트 전극 중의, 게이트 전극에 접촉하는 층과, 로직 영역에 형성된 로직 소자용 FET의 게이트 전극 중의, 게이트 전극에 접촉하는 층이 서로 다르도록 형성되어 있기 때문에, 메모리 소자용 FET에서의 게이트 절연막의 막질을 손상시키지 않고, 로직 소자용 FET에서의 게이트 전극의 불순물이 활성화된다.
또한, 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예에 따르면, 동일 기판 위의 메모리 영역에 게이트 절연막을 선택적으로 형성한 후에 메모리 영역과 로직 영역에 동일한 게이트 전극 재료층을 퇴적시키고, 열 처리에 의해 양 영역에서 상이한 재료로 변질되도록 하고 있기 때문에, 로직 영역에 형성된 로직 소자용 FET에서의 전류 구동 능력이 유지되고, 또한 단채널 효과가 방지된다.

Claims (21)

  1. 반도체 기판과,
    상기 반도체 기판의 표면 영역 중, 메모리 셀이 형성되는 메모리 영역에, 제1 절연막에 의해 상기 반도체 기판으로부터 절연되도록 형성된, 복수 층의 적층체인 제1 게이트 전극과,
    상기 반도체 기판의 표면 영역 중 적어도 상기 메모리 셀을 제어하는 로직 회로가 형성되는 로직 영역에서, 제2 절연막에 의해 상기 반도체 기판으로부터 절연되도록 형성된 제2 게이트 전극을 구비하고,
    상기 제1 게이트 전극 중 상기 제1 절연막에 접촉하는 층과 상기 제2 게이트 전극 중 상기 제2 절연막에 접촉하는 층은 서로 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 전극 중 상기 제1 절연막에 접촉하는 층은 폴리실리콘층이고,
    상기 제2 게이트 전극 중 상기 제2 절연막에 접촉하는 층은 제1 폴리실리콘 게르마늄층인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 게이트 전극은, 상기 폴리실리콘층 위에 전기적으로 절연성인 제3 절연막을 통해 제2 폴리실리콘 게르마늄층을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 폴리실리콘 게르마늄층 및 제2 폴리실리콘 게르마늄층 위에, 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제3 절연막의 막 두께는, 상기 제2 폴리실리콘 게르마늄층과 상기 폴리실리콘층 사이를 전하가 직접 터널 주입될 수 있는 막 두께인 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제3 절연막의 두께는 2㎚ 이하인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 전극의 적층 높이보다 상기 제2 게이트 전극의 적층 높이가 낮은 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 기판의 표면을 기준으로 하여, 상기 제1 게이트 전극의 저면보다 상기 제2 게이트 전극의 저면이 높은 위치에 있으며,
    상기 제1 게이트 전극의 상면과 상기 제2 게이트 전극의 상면은, 상기 반도체 기판의 표면을 기준으로 하여 거의 같은 높이에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 절연막은 상기 반도체 기판의 표면 위에 직접 형성되어 있으며,
    상기 제2 절연막은 상기 반도체 기판의 표면 위에 형성된 실리콘 단결정층 상에 형성되어 있으며,
    상기 폴리실리콘층의 상면 및 상기 실리콘 단결정층의 상면, 상기 제2 절연막의 상면 및 상기 제3 절연막의 상면, 상기 제1 폴리실리콘 게르마늄층의 상면 및 상기 제2 폴리실리콘 게르마늄층의 상면은, 각각 상기 반도체 기판의 표면을 기준으로 하여 같은 높이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    서로 이웃하는 상기 제2 게이트 전극 사이의 거리 중 최소의 거리가 s이고,
    상기 제2 게이트 전극 사이를 통해 상기 로직 영역으로 주입되는 불순물의 주입 방향 중, 상기 반도체 기판의 표면에 대하여 수직 방향으로부터 가장 크게 경사진 각도를 α로 한 경우에,
    상기 제2 절연막의 저면으로부터 상기 제2 게이트 전극의 상면까지의 높이 h는,
    를 만족하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 각도 α는 30°≤α≤60°인 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    서로 이웃하는 상기 제1 게이트 전극 사이의 거리 중 최소의 거리가 s'인 경우에,
    상기 반도체 기판의 표면으로부터 상기 제1 게이트 전극의 상면까지의 높이 h'는
    를 만족하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 각도 α는 30°≤α≤60°인 것을 특징으로 하는 반도체 장치.
  14. 제4항에 있어서,
    상기 제1 폴리실리콘 게르마늄 및 제2 폴리실리콘 게르마늄에 있어서의 게르마늄의 함유량은 40% 내지 50%인 것을 특징으로 하는 반도체 장치.
  15. 반도체 기판 위에 소자 분리 영역으로 분리된, 메모리 셀을 형성하기 위한 메모리 영역과, 이 메모리 셀을 제어하기 위한 로직 회로를 형성하는 로직 영역을 규정하고,
    반도체 기판 위에 제1 절연막을 형성하며,
    상기 반도체 기판의 표면 영역 중, 상기 로직 영역 위에 있는 상기 제1 절연막을 선택적으로 제거하고,
    상기 반도체 기판 위에 비정질 실리콘층을 퇴적시키며,
    상기 메모리 영역 위에 있는 상기 비정질 실리콘층을 다결정 반도체층으로 변질시키고, 또한 로직 영역 위에 있는 상기 비정질 실리콘층을 실리콘 단결정층으로 변질시키기 위해서, 상기 반도체 기판을 열 처리하는
    반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 실리콘 단결정층 위 및 상기 다결정 실리콘층 위에 각각 제2 절연막 및 제3 절연막을 동일 공정에서 형성하고,
    상기 제2 절연막 및 제3 절연막 상에 각각 제1 폴리실리콘 게르마늄층 및제2 폴리실리콘 게르마늄층을 동일 공정에서 퇴적하며,
    상기 메모리 영역에서, 제1 게이트 전극을 형성하기 위해서 상기 제2 폴리실리콘 게르마늄층, 상기 제3 절연막 및 상기 다결정 실리콘층을 선택적으로 에칭하고,
    상기 로직 영역에서, 제2 게이트 전극을 형성하기 위해서 상기 제1 폴리실리콘 게르마늄층 및 제2 절연막을 선택적으로 에칭하는
    반도체 장치 제조 방법.
  17. 제16항에 있어서,
    서로 이웃하는 상기 제1 게이트 전극 사이의 거리 중 최소의 거리를 s로 하고, 상기 제2 절연막의 저면으로부터 상기 게이트 전극의 상면까지의 높이를 h로 하고,
    또한 서로 이웃하는 상기 제2 게이트 전극 사이의 거리 중 최소의 거리를 s'로 하고, 상기 반도체 기판의 표면으로부터 상기 게이트 전극의 상면까지의 높이를 h'로 한 경우에,
    상기 제2 게이트 전극의 형성 후에, 상기 반도체 기판의 표면에 대하여 수직 방향으로부터,
    을 만족하는 각도 α만큼 경사진 방향으로부터 불순물을 주입하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 각도 α는 30°≤α≤60°인 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 주입 공정의 후, 상기 메모리 영역 및 상기 로직 영역에서 패터닝된 상기 제2 및 제1 폴리실리콘 게르마늄층 위에, 실리사이드층을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 실리사이드층의 형성 후, 소스·드레인이 되는 고농도 불순물 확산 영역을 형성하기 위한 이온 주입을 행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제15항에 있어서,
    로직 영역에서, 상기 비정질 실리콘 층을 퇴적하기 전에, 불순물이 상기 반도체 기판의 표면부에 비교적 얕게 주입되는 것을 특징으로 하는 반도체 장치 제조 방법.
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