DE102018117235A1 - Grenzbereichsentwurf zur reduzierung des cmp-vertiefungseffekts an speichermatrixrändern - Google Patents

Grenzbereichsentwurf zur reduzierung des cmp-vertiefungseffekts an speichermatrixrändern Download PDF

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Abstract

Bei einigen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: einen Logikbereich mit einer Mehrzahl von Transistorbauelementen, die in einem Substrat angeordnet sind; einen eingebetteten Speicherbereich mit einer Mehrzahl von Speicherbauelementen, die in dem Substrat angeordnet sind; und einen Grenzbereich, der den Logikbereich von dem eingebetteten Speicherbereich trennt. Der Grenzbereich weist eine erste Isolationsstruktur mit einer ersten Oberseite und einer zweiten Oberseite unter der ersten Oberseite auf. Die erste und die zweite Oberseite sind durch eine innere Seitenwand verbunden, die sich über der ersten Isolationsstruktur befindet. Der Grenzbereich weist weiterhin eine Speicherwand, die auf der zweiten Oberseite angeordnet ist und den eingebetteten Speicherbereich umschließt, und eine Logikwand auf, die auf der ersten Oberseite angeordnet ist und die Speicherwand umschließt. Die Logikwand hat eine Oberseite, die sich über der Mehrzahl von Speicherbauelementen und der Speicherwand befindet.

Description

  • Querverweis auf verwandte Anmeldung
  • Diese Anmeldung beansprucht die Priorität der am 26. Juli 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/537.131, die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Moderne elektronische Geräte (z. B. Computer, Digitalkameras, Videospiele usw.) enthalten normalerweise einen elektronischen Speicher, der zum Speichern von Daten (z. B. Dateien, Bilder usw.) verwendet wird. Elektronische Speicher sind in vielen verschiedenen Arten erhältlich. Eine Art von elektronischen Speichern, die häufig zum Einsatz kommt, ist ein Flash-Speicher. Ein Flash-Speicher ist ein nichtflüchtiger Speicher (d. h. ein Speicher, der Daten auch dann speichert, wenn er nicht mit Energie versorgt wird), der eine einfache und schnelle Datenspeicherung ermöglicht. Ein Flash-Speicher speichert Informationen durch Einfangen von Ladungen auf einer Ladungseinfangschicht in einer Speicherzelle. Die eingefangenen Ladungen lassen auf einen Datenzustand schließen, der von der Speicherzelle gespeichert wird.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
    • Die 2A bis 2D zeigen einige Ausführungsformen von Schnittansichten eines Grenzbereichs, der zwischen einem eingebetteten Speicherbereich und einem Logikbereich angeordnet ist.
    • 3 zeigt einige weitere Ausführungsformen einer Schnittansicht eines Grenzbereichs, der zwischen einem eingebetteten Speicherbereich und einem Logikbereich angeordnet ist.
    • 4 zeigt einige weitere Ausführungsformen einer Schnittansicht eines Grenzbereichs, der zwischen einem eingebetteten Speicherbereich und einem Logikbereich angeordnet ist.
    • Die 5A und 5B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
    • 6 zeigt eine Schnittansicht einiger weiterer Ausführungsformen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
    • Die 7 bis 15 zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
    • 16 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Zahlreiche moderne integrierte Chips weisen eingebettete Speichersysteme auf, bei denen logische Bauelemente und nichtflüchtige Speicherbauelemente (NVM-Bauelemente) auf ein und demselben Halbleiterkörper integriert sind. Die Integration von logischen und NVM-Speicherbauelementen auf dem gleichen Halbleiterkörper ermöglicht eine bessere Leistung und niedrigere Kosten gegenüber Systemen mit getrennten Chips für Speicher- und Logikschaltkreise. Zum Beispiel werden durch die Integration von logischen und NVM-Bauelementen auf dem gleichen Halbleiterkörper unerwünschte Verzögerungen durch Drähte oder Anschlüsse reduziert, die zwei getrennte Chips verbinden. Im Allgemeinen werden eingebettete Speichersysteme durch getrenntes Herstellen von NVM-Bauelementen (z. B. Flash-Speicherbauelementen) und logischen Bauelementen (z. B. Transistoren) in unterschiedlichen Bereichen eines Halbleiterkörpers hergestellt.
  • Gelegentlich können zur weiteren Verbesserung der Leistung in eingebetteten Speichersystemen logische Bauelemente verwendet werden, die High-k-Metall-Gate-Transistoren aufweisen, die mit einem Metall-Gate-Ersetzungsprozess hergestellt werden. In einem typischen Metall-Gate-Ersetzungsprozess werden Dummy-Gate-Elektroden über einem Substrat hergestellt und ein dielektrisches Material wird über den und um die Dummy-Gate-Elektroden abgeschieden. Dann wird ein erster Planarisierungsprozess durchgeführt, um Oberseiten der Dummy-Gate-Elektroden freizulegen, woran sich ein Ätzprozess zum Entfernen der Dummy-Gate-Elektroden anschließt. Anstelle der entfernten Dummy-Gate-Elektroden werden anschließend ein oder mehrere Gate-Metalle abgeschieden, und zum Entfernen von überschüssigen Gate-Metallen wird ein zweiter Planarisierungsprozess durchgeführt.
  • In dem eingebetteten Speichersystem werden die Planarisierungsprozesse, die in dem Metall-Gate-Ersetzungsprozess genutzt werden, für die NVM-Bauelemente und die Transistorbauelemente verwendet. Es ist festgestellt worden, dass während der Planarisierungsprozesse weicheres Material, das eine Matrix von NVM-Bauelementen umschließt, eine Erosion und/oder Vertiefung oder Kümpelung (engl.: Dishing) entlang Rändern der Matrix zulassen kann. Die Erosion und/oder Vertiefung kann dazu führen, dass Steuer-Gates entlang den Rändern kleinere Höhen als Steuer-Gates in der Mitte der Matrix haben. Zum Beispiel kann eine Vertiefung dazu führen, dass Steuer-Gates entlang den Rändern eine Höhe haben, die um bis zu etwa 35 % kleiner als die Höhen der Steuer-Gates in der Mitte der Matrix sind. Wenn die Steuer-Gates der Matrix später silizidiert werden, um den Kontaktwiderstand zu verringern, kann die geringere Steuer-Gate-Höhe zu einer vollständigen Silizidierung der Steuer-Gates entlang den Rändern führen, sodass es zu einem erhöhten Leckverlust zwischen den Steuer-Gates und dem Halbleiterkörper kommt.
  • Die vorliegende Erfindung betrifft in einigen Ausführungsformen einen integrierten Chip mit einem eingebetteten Speicherbereich, der von einem Logikbereich durch einen Grenzbereich getrennt ist, der so konfiguriert ist, dass er eine Erosion und/oder Vertiefung entlang Rändern einer eingebetteten Speichermatrix verringert, und ein zugehöriges Verfahren zu dessen Herstellung. Der integrierte Chip weist einen Logikbereich mit einer Mehrzahl von Transistorbauelementen und einen eingebetteten Speicherbereich mit einer Mehrzahl von Speicherbauelementen auf. Ein Grenzbereich trennt den eingebetteten Speicherbereich von dem Logikbereich. Der Grenzbereich weist eine Speicherwand, die den eingebetteten Speicherbereich umschließt, und eine Logikwand auf, die die Speicherwand umschließt. Die Logikwand hat eine Oberseite, die sich über der Speicherwand und der Mehrzahl von Speicherbauelementen befindet. Da die Logikwand eine Oberseite hat, die sich über der Speicherwand und der Mehrzahl von Speicherbauelementen befindet, kann die Logikwand für eine höhere Beständigkeit gegen Erosion und/oder Vertiefung entlang den Rändern einer Matrix von Speicherbauelementen sorgen.
  • 1 zeigt eine Schnittansicht einiger Ausführungsformen eines integrierten Chips 100 mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
  • Der integrierte Chip 100 weist ein Substrat 102 mit einem Logikbereich 104 auf, der durch einen Grenzbereich 106 von einem eingebetteten Speicherbereich 108 getrennt ist. Der Logikbereich 104 weist eine Mehrzahl von Transistorbauelementen 110 auf, die in dem Substrat 102 angeordnet sind, und der eingebettete Speicherbereich 108 weist eine Mehrzahl von Speicherbauelementen 124 auf, die in dem Substrat 102 angeordnet sind. Bei einigen Ausführungsformen kann die Mehrzahl von Transistorbauelementen 110 High-k-Metall-Gate(HKMG)-MOSFET-Transistoren umfassen. Bei einigen Ausführungsformen kann die Mehrzahl von Speicherbauelementen 124 NVM-Bauelemente (NVM: nichtflüchtiger Speicher) (z. B. Flash-Speicherbauelemente) umfassen. Über dem Substrat 102 ist eine Kontakt-Ätzstoppschicht (CESL) 126 angeordnet, und über der CESL 126 ist eine Zwischenebenendielektrikum-Schicht (ILD-Schicht) 128 angeordnet. In der ILD-Schicht 128 sind leitfähige Kontakte 130 angeordnet, und in einer Zwischenmetalldielektrikum-Schicht (IMD-Schicht) 132 über der ILD-Schicht 128 sind eine oder mehrere metallische Verbindungsschichten 134 angeordnet.
  • Der Grenzbereich 106 weist einen Wandbereich 106a und einen Dummy-Bereich 106b auf. Der Wandbereich 106a und der Dummy-Bereich 106b weisen elektrisch inaktive Strukturen auf, die so konfiguriert sind, dass sie Ungleichmäßigkeiten bei Planarisierungs-Entfernungsraten (z. B. Erosion und/oder Vertiefung, die von einem chemisch-mechanischen Planarisierungsprozess verursacht werden) in dem Logikbereich 104 und/oder dem eingebetteten Speicherbereich 108 während der Herstellung des integrierten Chips 100 abschwächen. Der Wandbereich 106a ist zwischen dem Dummy-Bereich 106b und dem eingebetteten Speicherbereich 108 angeordnet. Der Wandbereich 106a weist eine Logikwand 116 und eine Speicherwand 118 auf. Bei einigen Ausführungsformen können die Logikwand 116 und die Speicherwand 118 über einer ersten Isolationsstruktur 112 angeordnet sein, die ein dielektrisches Material (z. B. ein Oxid) aufweist und in dem Substrat 102 angeordnet ist. Der Dummy-Bereich 106b ist zwischen dem Wandbereich 106a und dem Logikbereich 104 angeordnet und weist eine Mehrzahl von Dummy-Gate-Stapeln 122 (d. h. eine Mehrzahl von elektrisch inaktiven Gate-Stapeln) auf. Bei einigen Ausführungsformen kann die Mehrzahl von Dummy-Gate-Stapeln 122 über einer zweiten Isolationsstruktur 120 angeordnet sein, die durch das Substrat 102 von der ersten Isolationsstruktur 112 getrennt ist.
  • Die Logikwand 116 und die Speicherwand 118 haben Seitenwände, die durch die CESL 126 von der ILD-Schicht 128 seitlich getrennt sind. Die Logikwand 116 und die Speicherwand 118 haben außerdem Oberseiten, die dem Substrat 102 abgewandt sind und vollständig von der ILD-Schicht 128 bedeckt sind. Bei einigen Ausführungsformen kann eine Unterseite der ILD-Schicht 128, die die Logikwand 116 kontaktiert, auch die CESL 126 kontaktieren.
  • Die Logikwand 116 ist über einer ersten Oberseite 112a der ersten Isolationsstruktur 112 angeordnet, und die Speicherwand 118 ist über einer zweiten Oberseite 112b der ersten Isolationsstruktur 112 angeordnet. Die erste Oberseite 112a ist entlang einem Vorsprung 114 angeordnet, der aus der zweiten Oberseite 112b herausragt. Die Logikwand 116 hat eine Oberseite, die entlang einer horizontalen Ebene 117 angeordnet ist, die sich mit einem von null verschiedenen Abstand 119 über Oberseiten der Mehrzahl von Speicherbauelementen 124 befindet.
  • Da die Logikwand 116 eine Oberseite hat, die höher als die Oberseiten der Mehrzahl von Speicherbauelementen 124 ist, kann die Logikwand 116 eine Struktur ermöglichen, die die Erosion und/oder Vertiefung (z. B. auf Grund von Ersatz-Metall-Gate-Planarisierungsprozessen) an der Mehrzahl von Speicherbauelementen 124 entlang äußeren Rändern des eingebetteten Speicherbereichs 108 abschwächen kann. Durch das Abschwächen der Erosion und/oder Vertiefung an der Mehrzahl von Speicherbauelementen 124 entlang den äußeren Rändern des eingebetteten Speicherbereichs 108 wird die Leistung der Speicherbauelemente 124 in dem eingebetteten Speicherbereich 108 verbessert. Außerdem wird ein Prozessfenster der Planarisierungsprozesse verbessert, wodurch Bearbeitungskosten, die mit den Planarisierungsprozessen verbunden sind, gesenkt werden.
  • Bei einigen Ausführungsformen kann der von null verschiedene Abstand 119 in dem Bereich von etwa 25 Ångström (Å) bis etwa 100 Å liegen. Wenn der von null verschiedene Abstand 119 größer als 25 Å ist, wird die Beständigkeit gegen Vertiefung infolge von Planarisierungsprozessen (z. B. CMP) verbessert, während bei einem von null verschiedenen Abstand 119 von unter 100 Å eine gute Planarisierung des eingebetteten Speicherbereichs 108 beibehalten wird. Bei einigen Ausführungsformen kann sich die horizontale Ebene 117 auch über der Speicherwand 118, den Dummy-Gate-Stapeln 122 und den Transistorbauelementen 110 befinden. Wenn sich die horizontale Ebene 117 über der Speicherwand 118 und der Mehrzahl von Dummy-Gate-Stapeln 122 befindet, wird eine Unterpolierung entlang Peripherien des eingebetteten Speicherbereichs 108 und des Logikbereichs 104 durch die Logikwand 116 verhindert und/oder reduziert.
  • Die 2A bis 2D zeigen Schnittansichten einiger Ausführungsformen eines Grenzbereichs (z. B. 106 von 1), der zwischen einem eingebetteten Speicherbereich (z. B. 108 von 1) und einem Logikbereich (z. B. 104 von 1) angeordnet ist. Die Ausführungsformen, die in den Schnittansichten der 2A bis 2D gezeigt sind, sind einige beispielhafte Ausführungsformen verschiedener Kombinationen von Materialien, die in einer Logikwand (z. B. 116 von 1) und in einer Mehrzahl von Dummy-Gate-Stapeln (z. B. 122 von 1) verwendet werden können. Es dürfte wohlverstanden sein, dass die Kombinationen von Materialien nicht auf diejenigen beschränkt sind, die in den 2A bis 2D gezeigt sind.
  • Wie in einer Schnittansicht 200 von 2A gezeigt ist, weist der Grenzbereich eine erste Isolationsstruktur 112 und eine zweite Isolationsstruktur 120 auf, die durch einen von null verschiedenen Abstand von der ersten Isolationsstruktur 112 seitlich getrennt ist. Über der ersten Isolationsstruktur 112 sind eine Logikwand 116 und eine Speicherwand 118 angeordnet. Über der zweiten Isolationsstruktur 120 ist eine Mehrzahl von Dummy-Gate-Stapeln 122 angeordnet.
  • Die Logikwand 116 weist einen Logikwandkern 210 auf, der durch eine dielektrische Struktur 208, die ein oder mehrere dielektrische Materialien aufweist, von der ersten Isolationsstruktur 112 getrennt ist. Die Speicherwand 118 weist einen Speicherwandkern 212 auf, der über der ersten Isolationsstruktur 112 angeordnet ist. Bei einigen Ausführungsformen kann der Speicherwandkern 212 die erste Isolationsstruktur 112 direkt kontaktieren. Die Mehrzahl von Dummy-Gate-Stapeln 122 weist jeweils ein Dummy-Gate 202 auf, das durch eine dielektrische Gate-Struktur 204, die ein oder mehrere dielektrische Materialien aufweist, von der zweiten Isolationsstruktur 120 getrennt ist. Bei einigen Ausführungsformen können die dielektrische Gate-Struktur 204 und die dielektrische Struktur 208 Stapel aus den gleichen dielektrischen Materialien aufweisen.
  • Bei einigen Ausführungsformen können die Mehrzahl von Dummy-Gates 202 und der Logikwandkern 210 von Seitenwand-Abstandshaltern 206 umschlossen sein, die ein oder mehrere dielektrische Materialien aufweisen. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 206 ein Nitrid (z. B. Siliziumnitrid), ein Oxid (z. B. Siliziumoxid) oder dergleichen aufweisen. Bei einigen Ausführungsformen kann der Speicherwandkern 212 ebenfalls von Seitenwand-Abstandshaltern 213, die ein oder mehrere dielektrische Materialien aufweisen, umschlossen sein. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 213 die gleichen dielektrischen Materialien wie die Seitenwand-Abstandshalter 206 aufweisen. Bei anderen Ausführungsformen können die Seitenwand-Abstandshalter 213 andere dielektrische Materialien als die Seitenwand-Abstandshalter 206 aufweisen. Bei einigen Ausführungsformen hat die Mehrzahl von Dummy-Gates 202 jeweils eine erste Länge L1 zwischen den Seitenwand-Abstandshaltern 206, und der Logikwandkern 210 hat eine zweite Länge L2, die größer als die erste Länge L1 zwischen den Seitenwand-Abstandshaltern 206 ist. Bei einigen Ausführungsformen kann der Speicherwandkern 212 eine dritte Länge L3 zwischen den Seitenwand-Abstandshaltern 213 haben, die größer als die erste Länge L1 ist. Bei einigen Ausführungsformen kann die dritte Länge L3 zwischen der ersten Länge L1 und der zweiten Länge L2 liegen.
  • Bei einigen Ausführungsformen kann der Speicherwandkern 212 Polysilizium aufweisen. Bei verschiedenen Ausführungsformen können die Dummy-Gates 202 und der Logikwandkern 210 verschiedene Kombinationen aus einem oder mehreren leitfähigen Materialien aufweisen. Zum Beispiel können bei einigen Ausführungsformen, die in der Schnittansicht 200 von 2A gezeigt sind, die Dummy-Gates 202 und der Logikwandkern 210 Polysilizium aufweisen. Bei diesen Ausführungsformen können die dielektrische Gate-Struktur 204 und die dielektrische Struktur 208 das gleiche Material (z. B. ein Oxid) aufweisen. Es ist festgestellt worden, dass mit einem Planarisierungsprozess, der zum Entfernen von Gate-Metallen bei einem Ersatz-Metall-Gate-Prozess verwendet wird, Polysilizium mit einer geringeren Geschwindigkeit als die Gate-Metalle entfernt werden kann (z. B. können bei einem chemisch-mechanischen Planarisierungsprozess 50 Å des Gate-Metalls während des Entfernens von 10 Å des Polysiliziums entfernt werden). Daher kann durch Verwenden von Polysilizium in dem Logikwandkern 210 die Vertiefung der Speicherbauelemente in einem eingebetteten Speicherbereich (z. B. 108 von 1) weiter verringert werden.
  • Bei anderen Ausführungsformen, die in einer Schnittansicht 214 von 2B gezeigt sind, kann der Grenzbereich Dummy-Gates 218 und einen Logikwandkern 222 aufweisen, der ein oder mehrere Gate-Metalle aufweist. Bei diesen Ausführungsformen können die Dummy-Gates 218 von dem Substrat 102 durch eine dielektrische Gate-Struktur 216 getrennt sein, die das gleiche Material (z. B. ein dielektrisches High-k-Material) wie eine dielektrische Struktur 220 aufweist, die den Logikwandkern 222 von dem Substrat 102 trennt. Bei einigen Ausführungsformen können das eine oder die mehreren Gate-Metalle Aluminium, Platin, Palladium, Nickel, Titan oder ein ähnliches Metall sein.
  • Bei noch weiteren Ausführungsformen, die in einer Schnittansicht 224 von 2C gezeigt sind, kann der Grenzbereich Dummy-Gates 202, die Polysilizium aufweisen, und einen Logikwandkern 222 haben, der ein oder mehrere Gate-Metalle aufweist. Bei diesen Ausführungsformen können die Dummy-Gates 202 von dem Substrat 102 durch eine dielektrische Gate-Struktur 204 getrennt sein, die ein anderes Material als eine dielektrische Struktur 220 aufweist, die den Logikwandkern 222 von dem Substrat 102 trennt. Zum Beispiel kann die dielektrische Gate-Struktur 204 ein Oxid und/oder ein Nitrid aufweisen, und die dielektrische Struktur 220 kann ein dielektrisches High-k-Material (z. B. Hafniumoxid) aufweisen.
  • Bei noch weiteren Ausführungsformen, die in einer Schnittansicht 226 von 2D gezeigt sind, kann der Grenzbereich Dummy-Gates 218, die ein oder mehrere Gate-Metalle aufweisen, und einen Logikwandkern 210 haben, der Polysilizium aufweist. Bei diesen Ausführungsformen können die Dummy-Gates 218 von dem Substrat 102 durch eine dielektrische Gate-Struktur 216 getrennt sein, die ein anderes Material als eine dielektrische Struktur 208 aufweist, die den Logikwandkern 210 von dem Substrat 102 trennt. Zum Beispiel kann die dielektrische Gate-Struktur 216 ein dielektrisches High-k-Material (z. B. Hafniumoxid) aufweisen, und die dielektrische Struktur 208 kann ein Oxid und/oder ein Nitrid aufweisen.
  • 3 zeigt eine Schnittansicht 300 einiger weiterer Ausführungsformen eines offenbarten Grenzbereichs (z. B. 106 von 1), der zwischen einem eingebetteten Speicherbereich (z. B. 108 von 1) und einem Logikbereich (z. B. 104 von 1) angeordnet ist.
  • Wie in der Schnittansicht 300 gezeigt ist, weist der Grenzbereich 106 einen Wandbereich 106a und einen Dummy-Bereich 106b auf. Der Wandbereich 106a weist eine erste Isolationsstruktur 112 mit einem Basisbereich 113, der von einem Substrat 102 umschlossen ist, und einem darüber befindlichen Vorsprung 114 auf. Der Vorsprung 114 kontaktiert direkt eine Oberseite 113a des Basisbereichs 113 und hat eine Oberseite, die sich über der Oberseite 113a des Basisbereichs 113 befindet. Bei einigen Ausführungsformen ist der Vorsprung 114 vollständig direkt über dem Basisbereich 113 definiert. Eine Logikwand 116 ist über dem Vorsprung 114 angeordnet, und eine Speicherwand 118 ist auf der Oberseite 113a des Basisbereichs 113 an einer Position angeordnet, die seitlich zu dem Vorsprung 114 benachbart ist.
  • Bei einigen Ausführungsformen kann der Basisbereich 113 ein erstes Material aufweisen, und der Vorsprung 114 kann ein zweites Material aufweisen, das von dem ersten Material verschieden ist und/oder andere Eigenschaften als das erste Material hat. Zum Beispiel kann bei einigen Ausführungsformen das erste Material Siliziumdioxid aufweisen, und das zweite Material kann Siliziumnitrid, Siliziumcarbid oder dergleichen aufweisen. Bei einigen Ausführungsformen kann der Basisbereich 113 ein Tieftemperatur-Oxid (LTO) aufweisen, und der Vorsprung 114 kann ein Hochtemperatur-Oxid (HTO) (z. B. ein Oxid, das mit einem LPCVD-Prozess bei einer Temperatur von mehr als oder gleich etwa 600 °C hergestellt wird) aufweisen. Das HTO des Vorsprungs 114 hat eine höhere Dichte und eine höhere dielektrische Festigkeit als das LTO des Basisbereichs 113. Bei anderen Ausführungsformen kann der Basisbereich 113 ein dielektrisches Material (z. B. Siliziumdioxid) aufweisen, und der Vorsprung 114 kann einen Halbleiter (z. B. Silizium, Polysilizium, Germanium oder dergleichen) oder ein Metall (z. B. Aluminium, Wolfram, Titan oder dergleichen) aufweisen. Bei noch weiteren Ausführungsformen können der Basisbereich 113 und der Vorsprung 114 das gleiche Material (z. B. Siliziumdioxid) aufweisen.
  • Der Vorsprung 114 hat eine Breite 302 und eine Höhe 304. Bei einigen Ausführungsformen kann ein Verhältnis der Breite 302 zu der Höhe 304 in dem Bereich von etwa 20 bis etwa 250 liegen. Zum Beispiel kann bei einigen Ausführungsformen die Breite 302 in dem Bereich von etwa 300 µm bis etwa 3750 µm liegen, und die Höhe 304 kann in dem Bereich von etwa 150 Å bis etwa 500 Å liegen.
  • Auf Grund der Höhe 304 des Vorsprungs 114 kann die Logikwand 116 eine Höhe haben, die eine zusätzliche Unterstützung gegen eine CMP-Vertiefung in einem eingebetteten Speicherbereich (z. B. 108 von 1) bietet, wie vorstehend dargelegt worden ist. Wenn die Höhe 304 des Vorsprungs 114 kleiner als etwa 150 Å ist, bietet die Logikwand 116 keine ausreichende Unterstützung gegen die CMP-Vertiefung, um eine Beschädigung des eingebetteten Speicherbereichs (z. B. 108 in 1) zu vermeiden. Wenn hingegen die Höhe 304 des Vorsprungs 114 größer als etwa 400 Å ist, steht die Logikwand 116 mit einer Höhe über, die die Planarisierung eines CMP-Prozesses an dem eingebetteten Speicherbereich negativ beeinflusst (z. B. zu einer NVM-Gate-Höhe führt, die in der Nähe der Ränder einer NVM-Matrix größer als in der Mitte der NVM-Matrix ist). Wenn die Breite 302 des Vorsprungs 114 kleiner als etwa 300 µm ist, bietet die Logikwand 116 keine ausreichende Unterstützung gegen die CMP-Vertiefung, um eine Beschädigung des eingebetteten Speicherbereichs (z. B. 108 in 1) zu vermeiden. Wenn hingegen die Breite 302 des Vorsprungs 114 größer als etwa 3750 µm ist, nimmt der Vorsprung 114 unnötigerweise teuren Platz auf einem integrierten Chip ein.
  • Die Höhe 304 des Vorsprungs 114 bewirkt, dass eine Oberseite der Logikwand 116 mit einem ersten Abstand 306 über Oberseiten einer Mehrzahl von Dummy-Gates 202 und mit einem zweiten Abstand 308 über einer Oberseite der Speicherwand 118 verläuft. Bei einigen Ausführungsformen kann der erste Abstand 306 kleiner als der zweite Abstand 308 sein. Bei einigen Ausführungsformen kann der erste Abstand 306 in dem Bereich von etwa 100 Å bis etwa 300 Å liegen, und der zweite Abstand 308 kann in dem Bereich von etwa 100 Å bis etwa 400 Å liegen. Bei anderen Ausführungsformen kann der erste Abstand 306 in dem Bereich von etwa 150 Å bis etwa 250 Å liegen, und der zweite Abstand 308 kann in dem Bereich von etwa 200 Å bis etwa 300 Å liegen. Bei einigen Ausführungsformen können die Logikwand 116 und die Speicherwand 118 Höhen haben, die ungefähr gleich groß sind (z. B. etwa 600 Å bis etwa 700 Å), sodass der zweite Abstand 308 etwa gleich der Höhe 304 sein kann. Ein zweiter Abstand 308 in dem Bereich von etwa 100 Å bis etwa 400 Å bietet eine Unterstützung gegen die CMP-Vertiefung, ohne dass eine NVM-Gate-Höhe entsteht, die in der Nähe der Ränder einer NVM-Matrix größer als in der Mitte der NVM-Matrix ist.
  • Bei einigen Ausführungsformen hat der Vorsprung 114 eine äußere Seitenwand, die gegenüber einer äußeren Seitenwand des Basisbereichs 113 um eine erste Strecke 310 seitlich versetzt sein kann. Bei einigen Ausführungsformen kann die erste Strecke 310 in dem Bereich von etwa 0 nm bis etwa 250 nm liegen. Bei anderen Ausführungsformen kann die erste Strecke 310 in dem Bereich von etwa 50 nm bis etwa 100 nm liegen. Bei einigen Ausführungsformen kann eine äußere Seitenwand der Logikwand 116 gegenüber der äußeren Seitenwand des Vorsprungs 114 um eine zweite Strecke 312 seitlich versetzt sein. Bei verschiedenen Ausführungsformen kann die zweite Strecke 312 in dem Bereich von etwa 100 nm bis etwa 200 nm liegen. Die erste Strecke 310 und/oder die zweite Strecke 312 sind für Justierfehler verantwortlich und halten den Vorsprung 114 und/oder die Logikwand 116 direkt über dem Basisbereich 113, sodass die Herstellung von leitfähigen Kontakten an Positionen ermöglicht wird, die zu der ersten Isolationsstruktur 112 benachbart sind (um z. B. zu ermöglichen, dass der leitfähige Kontakt 130 einen Kontaktbereich 544 erreicht, wie in 5A gezeigt ist).
  • 4 zeigt eine Schnittansicht 400 einiger weiterer Ausführungsformen eines offenbarten Grenzbereichs (z. B. 106 von 1), der zwischen einem eingebetteten Speicherbereich (z. B. 108 von 1) und einem Logikbereich (z. B. 104 von 1) angeordnet ist.
  • Wie in der Schnittansicht 400 gezeigt ist, weist der Grenzbereich 106 einen Wandbereich 106a und einen Dummy-Bereich 106b auf. Der Wandbereich 106a weist eine erste Isolationsstruktur 112 mit einem Basisbereich 113, der von einem Substrat 102 umschlossen ist, und einem darüber befindlichen Vorsprung 114 auf, der auf dem Basisbereich 113 angeordnet ist. Bei einigen Ausführungsformen können Seitenwände des Vorsprungs 114 mit einem Winkel von 0° bis 90° abgeschrägt sein, der in Bezug zu einer Linie gemessen wird, die senkrecht zu der Oberseite 113a des Basisbereichs 113 ist. Bei anderen Ausführungsformen können die Seitenwände des Vorsprungs 114 mit einem Winkel von 5° bis 85° abgeschrägt sein, der in Bezug zu einer Linie gemessen wird, die senkrecht zu der Oberseite 113a des Basisbereichs 113 ist.
  • Bei einigen Ausführungsformen kann der Basisbereich 113 eine oder mehrere Flächen haben, die ein erstes Loch 402 definieren, das unter der Oberseite 113a des Basisbereichs 113 ausgespart ist. Das erste Loch 402 kann entlang einem Rand des Basisbereichs 113 angeordnet sein. Bei einigen Ausführungsformen weist der Vorsprung 114 ein oder mehrere dielektrische Materialien auf, die in das erste Loch 402 hineinreichen. Bei einigen Ausführungsformen kann der Vorsprung 114 eine oder mehrere Flächen haben, die ein zweites Loch 404 definieren, das entlang einer Oberseite des Vorsprungs 114 angeordnet ist. Bei einigen Ausführungsformen kann das zweite Loch 404 direkt über dem ersten Loch 402 angeordnet sein. Bei anderen Ausführungsformen kann das zweite Loch 404 seitlich zwischen dem ersten Loch 402 und der Logikwand 116 angeordnet sein. Bei noch weiteren Ausführungsformen kann das zweite Loch 404 zwischen einer ersten Oberseite des Vorsprungs 114 und einer zweiten Oberseite des Vorsprungs 114 angeordnet sein, die höher als die erste Oberseite ist. Bei einigen Ausführungsformen kann das erste Loch 402 eine erste Tiefe 406 haben, die größer als eine zweite Tiefe 408 des zweiten Lochs 404 ist.
  • Die 5A und 5B zeigen einige weitere Ausführungsformen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
  • Wie in einer Schnittansicht 500 von 5A gezeigt ist, weist der integrierte Chip ein Substrat 102 mit einem Logikbereich 104, einem eingebetteten Speicherbereich 108 und einem Grenzbereich 106 auf, der den Logikbereich 104 von dem eingebetteten Speicherbereich 108 trennt. Bei verschiedenen Ausführungsformen kann das Substrat 102 ein Halbleitermaterial, wie etwa Silizium, Germanium oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann das Substrat 102 ein Silizium-auf-Isolator(SOI)-Substrat sein.
  • Der Logikbereich 104 weist eine Mehrzahl von Transistorbauelementen auf. Bei einigen Ausführungsformen können die Transistorbauelemente High-k-Metall-Gate(HKMG)-Transistoren 502a und 502b sein. Die HKMG-Transistoren 502a und 502b weisen jeweils Metall-Gate-Elektroden 504a und 504b auf, die durch eine oder mehrere dielektrische Schichten 506 bis 510 von dem Substrat 102 getrennt sind. Auf gegenüberliegenden Seiten der Metall-Gate-Elektroden 504a und 504b sind Source-/Drain-Bereiche 518 angeordnet. Entlang äußeren Seitenwänden der Metall-Gate-Elektroden 504a und 504b verlaufen Seitenwand-Abstandshalter 206. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 206 eine Mehrzahl von Abstandshalterschichten 512 bis 516 aufweisen, die unterschiedliche dielektrische Materialien aufweisen. Zum Beispiel können die Seitenwand-Abstandshalter 206 eine erste Abstandshalterschicht 512 mit einem ersten Oxid, eine zweite Abstandshalterschicht 514 mit einem Nitrid und eine dritte Abstandshalterschicht 516 mit einem zweiten Oxid aufweisen.
  • Bei einigen Ausführungsformen kann die Metall-Gate-Elektrode 504a ein p-Metall (z. B. Ruthenium, Palladium oder dergleichen) aufweisen, und die Metall-Gate-Elektrode 504b kann ein n-Metall (z. B. Hafnium, Zirconium, Titan oder dergleichen) aufweisen. Bei einigen Ausführungsformen umfassen die eine oder die mehreren dielektrischen Schichten 506 bis 510 eine dielektrische High-k-Schicht 508 über einer dielektrischen Basisschicht 506 (z. B. ein Oxid). Bei einigen weiteren Ausführungsformen können die eine oder die mehreren dielektrischen Schichten 506 bis 510 weiterhin eine Ätzstoppschicht 510 über der dielektrischen High-k-Schicht 508 umfassen. Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 518 stark dotierte Bereiche des Substrats 102 umfassen. Bei anderen Ausführungsformen können die Source-/Drain-Bereiche 518 epitaxiale Source-/Drain-Bereiche sein, die ein Halbleitermaterial aufweisen, das sich in Aussparungen in dem Substrat 102 befindet (z. B. Siliziumgermanium, das sich in Aussparungen in einem Siliziumsubstrat befindet).
  • Der eingebettete Speicherbereich 108 weist eine Mehrzahl von Split-Gate-Flash-Speicherzellen 520a und 520b auf. Die Split-Gate-Flash-Speicherzellen 520a und 520b weisen jeweils ein Ansteuer-Gate 522 und ein Steuer-Gate 524 auf, die durch eine Ladungseinfangschicht 526 (Engl.: Charge Trapping) getrennt sind. Bei einigen Ausführungsformen kann das Ansteuer-Gate 522 durch ein Gate-Dielektrikum 528 (z. B. ein Oxid, ein Nitrid oder dergleichen) von dem Substrat 102 getrennt sein. Entlang gegenüberliegenden Seiten der Split-Gate-Flash-Speicherzellen 520a und 520b sind Source-/Drain-Bereiche 532 angeordnet. Bei einigen Ausführungsformen ist eine Silizidschicht 534 auf Oberseiten des Ansteuer-Gates 522 und des Steuer-Gates 524 angeordnet.
  • Bei einigen Ausführungsformen können das Ansteuer-Gate 522 und das Steuer-Gate 524 Polysilizium aufweisen. Bei einigen Ausführungsformen ist die Ladungseinfangschicht 526 eine Nitrid-Ladungseinfangschicht, die zwischen zwei Oxidschichten geschichtet ist. Bei anderen Ausführungsformen kann die Ladungseinfangschicht 526 eine Schicht aus Silizium-Nanopartikelpunkten sein. Bei einigen Ausführungsformen sind Seitenwand-Abstandshalter 530 entlang äußeren Seitenwänden des Ansteuer-Gates 522 und des Steuer-Gates 524 angeordnet. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 530 die Gleichen wie die Seitenwand-Abstandshalter 206 sein (z. B. können sie den gleichen Stapel von dielektrischen Materialien in der gleichen Reihenfolge aufweisen).
  • Leitfähige Kontakte 130 sind von einer ILD-Schicht 128 umschlossen und verlaufen von der Silizidschicht 534 zu darüber befindlichen metallischen Verbindungsschichten (nicht dargestellt). Die Silizidschicht 534 ist so konfiguriert, dass sie den Kontaktwiderstand der leitfähigen Kontakte 130 verringert. Bei einigen Ausführungsformen kann die ILD-Schicht 225 ein Oxid, ein dielektrisches Low-k-Material oder ein dielektrisches Ultra-Low-k-Material aufweisen. Zum Beispiel kann bei einigen Ausführungsformen die ILD-Schicht 128 Borphosphorsilicatglas (BPSG), Borsilicatglas (BSG) oder Phosphorsilicatglas (PSG) oder dergleichen aufweisen. Bei einigen Ausführungsformen befindet sich eine Kontakt-Ätzstoppschicht (CESL) 126 zwischen dem Substrat 102 und der ILD-Schicht 128.
  • Der Grenzbereich 106 weist einen Wandbereich 106a und einen Dummy-Bereich 106b auf. Der Dummy-Bereich 106b ist zwischen dem Wandbereich 106a und dem Logikbereich 104 angeordnet und weist eine Mehrzahl von Dummy-Gate-Stapeln 122 (d. h. eine Mehrzahl von elektrisch inaktiven Gate-Stapeln) auf. Bei verschiedenen Ausführungsformen kann die Mehrzahl von Dummy-Gate-Stapeln 122 eine Dummy-Gate-Elektrode 546 mit Polysilizium oder einem oder mehreren Gate-Metallen aufweisen. Der Wandbereich 106a weist eine Logikwand 116 und eine Speicherwand 118 auf. Bei verschiedenen Ausführungsformen kann die Logikwand 116 einen Logikwandkern 538 mit Polysilizium oder einem oder mehreren Gate-Metallen aufweisen. Bei einigen Ausführungsformen kann die Speicherwand 118 einen Speicherwandkern 540 mit Polysilizium oder einem oder mehreren Gate-Metallen aufweisen. Bei einigen Ausführungsformen kann der Speicherwandkern 540 das gleiche Material (z. B. Polysilizium) wie das Ansteuer-Gate 522 und/oder das Steuer-Gate 524 haben.
  • Bei einigen Ausführungsformen können die Logikwand 116 und die Speicherwand 118 über einer ersten Isolationsstruktur 112 angeordnet sein, die ein dielektrisches Material (z. B. ein Oxid) aufweist und in dem Substrat 102 angeordnet ist. Die erste Isolationsstruktur 112 hat einen Vorsprung 114 mit einer ersten Oberseite 112a. Der Vorsprung 114 ragt aus einer zweiten Oberseite 112b der ersten Isolationsstruktur 112 heraus. Bei einigen Ausführungsformen ist die Logikwand 116 über der ersten Oberseite 112a angeordnet, und die Speicherwand 118 ist über der zweiten Oberseite 112b angeordnet. Bei einigen Ausführungsformen kann die Mehrzahl von Dummy-Gate-Stapeln 122 über einer zweiten Isolationsstruktur 120 angeordnet sein, die durch das Substrat 102 von der ersten Isolationsstruktur 112 getrennt ist.
  • Bei einigen Ausführungsformen kann die Mehrzahl von Speicherbauelementen 520a und 520b in einem Wannenbereich 542 in dem Substrat 102 (z. B. in einer n-Wanne in einem p-Substrat) angeordnet sein. Der Wannenbereich 542 kann bis zu einer Position zwischen der ersten Isolationsstruktur 112 und der zweiten Isolationsstruktur 120 reichen. Bei diesen Ausführungsformen kann ein leitfähiger Kontakt 130 durch die ILD-Schicht 128 bis zu einem Aufnahmebereich verlaufen, der einen Kontaktbereich 544 (z. B. einen n+-Bereich) in dem Wannenbereich 542 aufweist. Der leitfähige Kontakt 130 ermöglicht das Anlegen einer Vorspannung an den Wannenbereich 542, um eine Trennung und Änderungen des Betriebs der Mehrzahl von Split-Gate-Flash-Speicherzellen 520a und 520b zu ermöglichen. Bei einigen Ausführungsformen ist eine Oberseite des Substrats 102 zwischen der ersten Isolationsstruktur 112 und der zweiten Isolationsstruktur 120 ausgespart.
  • 5B zeigt eine Draufsicht 546 des integrierten Chips, der in der Schnittansicht 500 gezeigt ist. Wie in der Draufsicht 546 gezeigt ist, ist die Speicherwand 118 über der ersten Isolationsstruktur 112 angeordnet und verläuft durchgehend als eine ununterbrochene Struktur um den Speicherbereich 108, der die Mehrzahl von Split-Gate-Flash-Speicherzellen (z. B. 520a und 520b von 5A) aufweist. Die Logikwand 116 ist über der ersten Isolationsstruktur 112 angeordnet und ist von der Speicherwand 118 getrennt. Die Logikwand 116 verläuft durchgehend um die Speicherwand 118 als eine ununterbrochene Struktur. Eine Mehrzahl von Dummy-Gate-Stapeln 122 ist über der zweiten Isolationsstruktur 120 und um die Logikwand 116 angeordnet. Die erste Isolationsstruktur 112 und die zweite Isolationsstruktur 120 sind durch den Aufnahmebereich getrennt.
  • Die 5A und 5B zeigen zwar einen eingebetteten Speicherbereich mit Split-Gate-Flash-Speicherzellen, aber es dürfte wohlverstanden sein, dass der offenbarte Grenzbereich nicht auf die Verwendung mit diesen Speicherzellenstrukturen beschränkt ist. Vielmehr ist der offenbarte Grenzbereich nicht auf die Verwendung mit eingebetteten Speicherbereichen beschränkt, die Speicherzellen mit unterschiedlichen Strukturen haben. Zum Beispiel zeigt 6 eine Schnittansicht einiger alternativer Ausführungsformen eines integrierten Chips 600, der einen eingebetteten Speicherbereich hat, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
  • Der integrierte Chip 600 weist ein Substrat 102 mit einem Logikbereich 104, einem eingebetteten Speicherbereich 108 und einem Grenzbereich 106 auf. Der eingebettete Speicherbereich 108 weist ein Paar Flash-Speicherzellen 602a und 602b auf, die einen gemeinsamen Source-Bereich 614 aufweisen, der zwischen einem ersten Drain-Bereich 616a und einem zweiten Drain-Bereich 616b angeordnet ist. Der gemeinsame Source-Bereich 614, der erste Drain-Bereich 616a und der zweite Drain-Bereich 616b sind entlang einer Oberseite des Substrats 102 angeordnet. Ein erster Kanalbereich verläuft zwischen dem gemeinsamen Source-Bereich 614 und dem ersten Drain-Bereich 616a, und ein zweiter Kanalbereich verläuft zwischen dem gemeinsamen Source-Bereich 614 und dem zweiten Drain-Bereich 616b.
  • Die Flash-Speicherzellen 602a und 602b weisen weiterhin eine dielektrische Schicht 604 auf, die über dem Substrat 102 angeordnet ist. Über der dielektrischen Schicht 604 sind Floating Gates 606a und 606b angeordnet. Die Floating Gates 606a und 606b können Polysilizium, Metall, Metallsilizid, Metallnitrid oder ein Dielektrikum mit einer hohen Einfangdichte aufweisen, wie etwa Siliziumnitrid. Über den Floating Gates 606a und 606b sind Steuer-Gates 608a und 608b angeordnet, während dicht an dem Floating Gate 606a bzw. 606b Ansteuer-Gates 610a und 610b angeordnet sind. Die Steuer-Gates 608a und 608b und die Ansteuer-Gates 610a und 610b sind so konfiguriert, dass sie einen Datenzustand steuern, der in einem benachbarten Floating Gate 606a oder 606b gespeichert ist. Zwischen den Floating Gates 606a und 606b und über dem gemeinsamen Source-Bereich 614 ist ein Lösch-Gate 612 angeordnet.
  • Bei einigen Ausführungsformen ist ein weiteres dielektrisches Material 618 über dem Substrat 102 zwischen den Steuer-Gates 608a und 608b, den Ansteuer-Gates 610a und 610b, dem gemeinsamen Lösch-Gate 612 und den Floating Gates 606a und 606b angeordnet. Bei einigen Ausführungsformen kann sich eine Schutzschicht 620 über dem weiteren dielektrischen Material 618 befinden. Die Schutzschicht 620 kann eine dielektrische Schicht sein, wie etwa Siliziumoxid, Siliziumnitrid oder eine Kombination davon.
  • Die 7 bis 15 zeigen Schnittansichten 700 bis 1500 einiger Ausführungsformen eines Verfahrens zum Herstellen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist. Die Schnittansichten 700 bis 1500, die in den 7 bis 15 gezeigt sind, werden zwar unter Bezugnahme auf ein Verfahren beschrieben, aber es dürfte wohlverstanden sein, dass die in den 7 bis 15 gezeigten Strukturen nicht auf das Verfahren beschränkt sind, sondern vielmehr eigenständig und von dem Verfahren unabhängig sind.
  • Wie in der Schnittansicht 700 von 7 gezeigt ist, wird ein Substrat 102 bereitgestellt. Bei verschiedenen Ausführungsformen kann das Substrat 102 jede Art von Halbleiterkörper (z. B. Silizium, SiGe, SOI usw.) sowie jede andere Art von Halbleiter-, Epitaxial-, dielektrischer oder Metallschicht sein, die damit verbunden ist. Das Substrat 102 weist einen Logikbereich 104 auf, der durch einen Grenzbereich 106 von einem eingebetteten Speicherbereich 108 getrennt ist.
  • In dem Grenzbereich 106 des Substrats 102 werden ein Basisbereich 113 einer ersten Isolationsstruktur 112 und eine zweite Isolationsstruktur 120 hergestellt. Bei einigen Ausführungsformen können der Basisbereich 113 der ersten Isolationsstruktur 112 und die zweite Isolationsstruktur 120 durch selektives Ätzen des Substrats 102 hergestellt werden, um Aussparungen zu erzeugen, die von Innenflächen des Substrats 102 definiert werden. In den Aussparungen wird anschließend ein dielektrisches Material (z. B. ein Oxid, ein Nitrid oder dergleichen) abgeschieden. Bei einigen Ausführungsformen kann das dielektrische Material mit einem Abscheidungsverfahren, z. B. durch physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD), Atomlagenabscheidung (ALD), Sputtern usw., abgeschieden werden. Bei anderen Ausführungsformen kann das dielektrische Material mit einem Tieftemperatur-Oxidationsprozess (d. h. einem Oxidationsprozess, der bei einer Temperatur von weniger als oder gleich etwa 500 °C durchgeführt wird) hergestellt werden. Bei einigen Ausführungsformen ragen der Basisbereich 113 der ersten Isolationsstruktur 112 und die zweite Isolationsstruktur 120 mit einer von Null verschiedenen Höhe aus umschließenden Flächen des Substrats 102 heraus.
  • Wie in einer Schnittansicht 800 der 8A bis 8C gezeigt ist, wird eine Mehrzahl von Speicherbauelementstrukturen (810a und 810b von 8C) in dem eingebetteten Speicherbereich 108 hergestellt, und eine Speicherwand (804 von 8C) wird über dem Basisbereich 113 der ersten Isolationsstruktur 112 in dem Grenzbereich 106 hergestellt. Bei einigen Ausführungsformen kann die Mehrzahl von Speicherbauelementstrukturen (810a und 810b von 8C) nichtflüchtigen Speicherbauelementen (NVM-Bauelementen) (z. B. Flash-Speicherbauelementen) entsprechen. Die Speicherwand (804 von 8C) kann gleichzeitig mit der Mehrzahl von Speicherbauelementstrukturen (810a und 810b von 8C) hergestellt werden.
  • Wie in der Schnittansicht 800 von 8A gezeigt ist, wird eine dielektrische Gate-Schicht über dem Substrat 102 hergestellt. Bei einigen Ausführungsformen kann die dielektrische Gate-Schicht ein Oxid (z. B. SiO2) aufweisen, das mit einem thermischen Prozess hergestellt wird. Bei alternativen Ausführungsformen kann die dielektrische Gate-Schicht mit einem Abscheidungsverfahren, z. B. durch chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) usw., abgeschieden werden. Über der dielektrischen Gate-Schicht und dem Basisbereich 113 der ersten Isolationsstruktur 112 wird eine Ansteuer-Gate-Schicht hergestellt, und über der Ansteuer-Gate-Schicht wird eine erste Hartmaskenschicht 802 selektiv hergestellt. Die Ansteuer-Gate-Schicht und die dielektrische Gate-Schicht werden anschließend entsprechend der ersten Hartmaskenschicht 802 geätzt, um Ansteuer-Gates 522 über einem Gate-Dielektrikum 528 und eine Speicherwand 804 mit einem Speicherwandkern 540 über dem Basisbereich 113 der ersten Isolationsstruktur 112 zu definieren. Bei einigen Ausführungsformen ist eine Oberseite der ersten Hartmaskenschicht 802 über dem Speicherwandkern 540 gegenüber Oberseiten der ersten Hartmaskenschicht 802 über den Ansteuer-Gates 522 um eine von Null verschiedene Strecke 803 vertikal versetzt.
  • Wie in einer Schnittansicht 806 von 3B gezeigt ist, wird über dem Speicherwandkern 540 und den Ansteuer-Gates 522 eine Ladungseinfangschicht hergestellt, und über der Ladungseinfangschicht wird in dem eingebetteten Speicherbereich 108 eine Steuer-Gate-Schicht hergestellt. Über der Steuer-Gate-Schicht wird ein zweite Hartmaskenschicht 808 selektiv hergestellt. Die Steuer-Gate-Schicht und die Ladungseinfangschicht werden dann entsprechend der zweiten Hartmaskenschicht 808 geätzt, um ein Steuer-Gate 524 und eine Ladungseinfangschicht 526 in der Mehrzahl von Speicherbauelementstrukturen 810a und 810b zu definieren. Bei einigen Ausführungsformen können die Ansteuer-Gate-Schicht und die Steuer-Gate-Schicht dotiertes Polysilizium aufweisen, das mit Abscheidungsverfahren, z. B. CVD, PVD, ALD usw., abgeschieden wird. Bei einigen Ausführungsformen können die erste Hartmaskenschicht 802 und die zweite Hartmaskenschicht 808 ein Oxid, wie etwa PE-SiON; ein Nitrid, wie etwa Siliziumnitrid (SiN); ein Carbid, wie etwa SiC; oder dergleichen aufweisen.
  • Wie in einer Schnittansicht 812 in 8C gezeigt ist, werden Seitenwand-Abstandshalter 530 entlang Seitenwänden der Speicherwand 804 und der Speicherbauelementstrukturen 810a und 810b hergestellt. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 530 durch Abscheiden einer oder mehrerer Abstandshalterschichten über dem Substrat 102 mit einem Abscheidungsverfahren, wie etwa PVD, CVD, PECVD, ALD, Sputtern usw., hergestellt werden. Bei verschiedenen Ausführungsformen können die eine oder die mehreren Abstandshalterschichten Siliziumnitrid, Siliziumdioxid (SiO2), Siliziumoxidnitrid (z. B. SiON) oder ein ähnliches Material aufweisen. Anschließend werden die eine oder die mehreren Abstandshalterschichten geätzt, um sie von horizontalen Flächen zu entfernen, sodass die Seitenwand-Abstandshalter 530 entlang gegenüberliegenden Seiten der Speicherwand 804 und der Speicherbauelementstrukturen 810a und 810b zurückbleiben.
  • In dem eingebetteten Speicherbereich 108 werden Source-/Drain-Bereiche 532 hergestellt. Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 532 durch selektives Implantieren einer Dotandenspezies in das Substrat 102 hergestellt werden. Bei einigen Ausführungsformen kann die Dotandenspezies selektiv in das Substrat 102 entsprechend einer Maske implantiert werden, die die Speicherbauelementstrukturen 810a und 810b aufweist. Bei verschiedenen Ausführungsformen kann die Dotandenspezies einen p-Dotanden (z. B. Bor, Gallium usw.) oder einen n-Dotanden (z. B. Phosphor, Arsen usw.) umfassen. Bei einigen Ausführungsformen kann nach dem Implantieren der Dotandenspezies in das Substrat 102 eine Eintreib-Glühung durchgeführt werden, um die Dotandenspezies in dem Substrat 102 zu verteilen.
  • Wie in einer Schnittansicht 900 von 9 gezeigt ist, wird eine maximale Höhe der ersten Isolationsstruktur 112 eingestellt. Bei einigen Ausführungsformen kann die maximale Höhe dadurch eingestellt werden, dass ein Vorsprung 114 hergestellt wird, der aus einer Oberseite des Basisbereichs 113 der ersten Isolationsstruktur 112 herausragt. Bei einigen Ausführungsformen kann der Vorsprung 114 mit einem Hochtemperatur-Oxid(HTO)-Prozess hergestellt werden, um die Höhe eines Teils der ersten Isolationsstruktur 112 (z. B. um 100 Å bis 300 Å) zu vergrößern. Zum Beispiel kann bei einigen Ausführungsformen eine Maskierungsschicht 902 über dem Logikbereich 104 und dem eingebetteten Speicherbereich 108 hergestellt werden, und anschließend kann eine thermische Oxidation durchgeführt werden. Bei anderen Ausführungsformen kann der Vorsprung 114 mit einem Abscheidungsverfahren und einem anschließenden Ätzprozess hergestellt werden.
  • Bei einigen Ausführungsformen kann der Vorsprung 114 so hergestellt werden, dass er ein Hochtemperatur-Oxid (HTO) (z. B. ein Oxid, das bei einer Temperatur von mehr als oder gleich etwa 600 °C hergestellt wird) aufweist. Bei einigen Ausführungsformen kann der Vorsprung 114 durch chemische Aufdampfung bei Tiefdruck (LPCVD) hergestellt werden. Bei einigen Ausführungsformen kann der LPCVD-Prozess bei einem Druck durchgeführt werden, der in dem Bereich von etwa 10 Millitorr (mT) bis etwa 1000 mT liegt. Bei anderen Ausführungsformen kann der LPCVD-Prozess bei anderen Drücken durchgeführt werden. Bei einigen Ausführungsformen kann der LPCVD-Prozess, der zum Herstellen des HTO verwendet wird, bei einer Temperatur in dem Bereich von etwa 800 °C bis etwa 1300 °C durchgeführt werden. Bei einigen Ausführungsformen kann das HTO Siliziumdioxid umfassen, das dadurch hergestellt wird, dass Dichlorosilan (SiH2Cl2) und Stickstoffoxid (2N2O) in einer Prozesskammer zur Reaktion gebracht werden (z. B. SiH2Cl2 + 2 N2O → SiO2 + 2N2 + 2HCl).
  • Wie in Schnittansichten 1000 und 1014 der 10A und 10B gezeigt ist, wird eine Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b in dem Logikbereich 104 hergestellt. In dem Grenzbereich 106 wird eine Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b über der zweiten Isolationsstruktur 120 hergestellt, und eine Logikwand 1012 wird über dem Vorsprung 114 hergestellt. Bei einigen Ausführungsformen können die Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, die Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und die Logikwand 1012 in einer eingebetteten Speicherkappe 1002 hergestellt werden, die die Mehrzahl von Speicherbauelementstrukturen 810a und 810b und die Speicherwand 804 bedeckt. Bei einigen Ausführungsformen können die Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, die Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und die Logikwand 1012 gleichzeitig hergestellt werden.
  • Wie in der Schnittansicht 1000 von 10A gezeigt ist, werden eine oder mehrere dielektrische Gate-Schichten über dem Substrat 102 hergestellt. Über der einen oder den mehreren dielektrischen Gate-Schichten wird eine Gate-Elektrodenschicht hergestellt. Die eine oder die mehreren dielektrischen Gate-Schichten und die Gate-Elektrodenschicht werden selektiv strukturiert, um die Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, die Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und die Logikwand 1012 zu definieren, die jeweils eine Gate-Elektrodenschicht 1004 aufweisen, die über Gate-Dielektrika 508 bis 510 angeordnet ist. Die Logikwand 1012 hat eine Oberseite, die sich über Oberseiten der Speicherwand 804 und der Speicherbauelementstrukturen 810a und 810b befindet. Bei verschiedenen Ausführungsformen kann die Gate-Elektrodenschicht 1004 in der Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, der Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und/oder der Logikwand 1012 eine Gate-Elektroden-Opferschicht aufweisen, die später bei einem Metall-Gate-Ersetzungsprozess (der z. B. in den 13A und 13B gezeigt ist) entfernt wird.
  • Bei einigen Ausführungsformen kann vor dem Ätzprozess eine Hartmaskenschicht 1006 selektiv über der Gate-Elektrodenschicht 1004 und der einen oder den mehreren dielektrischen Gate-Schichten hergestellt werden. Die Hartmaskenschicht 1006 wird später als eine Maske für den Ätzprozess verwendet. Bei einigen Ausführungsformen kann die Gate-Elektrodenschicht Polysilizium aufweisen. Bei einigen Ausführungsformen können die eine oder die mehreren dielektrischen Gate-Schichten ein Oxid (z. B. Siliziumoxid), ein Nitrid (z. B. Siliziumoxidnitrid) oder dergleichen aufweisen. Bei anderen Ausführungsformen können die eine oder die mehreren dielektrischen Gate-Schichten ein dielektrisches High-k-Material aufweisen, wie etwa Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2 ZrSiO2 oder dergleichen.
  • Wie in der Schnittansicht 1014 von 10B gezeigt ist, werden Seitenwand-Abstandshalter 206 entlang gegenüberliegenden Seiten der Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, der Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und der Logikwand 1012 hergestellt. Bei verschiedenen Ausführungsformen können die Seitenwand-Abstandshalter 206 Siliziumnitrid, Siliziumdioxid, Siliziumoxidnitrid oder ein ähnliches Material aufweisen. Bei einigen Ausführungsformen können die Seitenwand-Abstandshalter 206 durch Abscheiden einer oder mehrerer Abstandshalterschichten 512 bis 516 über dem Substrat 102 hergestellt werden. Bei einigen Ausführungsformen werden die eine oder die mehreren Abstandshalterschichten 512 bis 516 über dem Substrat 102 mit einem Abscheidungsverfahren, wie etwa PVD, CVD, PECVD, ALD, Sputtern usw., abgeschieden. Bei einigen Ausführungsformen können die eine oder die mehreren Abstandshalterschichten 512 bis 516 eine erste Abstandshalterschicht 512 mit einem Oxid, eine zweite Abstandshalterschicht 514 mit einem Nitrid und eine dritte Abstandshalterschicht 516 mit einem Oxid aufweisen. Anschließend werden die eine oder die mehreren Abstandshalterschichten 512 bis 516 geätzt, um sie von horizontalen Flächen zu entfernen.
  • In dem Logikbereich 104 werden Source-/Drain-Bereiche 518 hergestellt. Bei einigen Ausführungsformen können die Source-/Drain-Bereiche 518 durch selektives Implantieren einer Dotandenspezies in das Substrat 102 entsprechend einer Maske hergestellt werden, die die Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, die Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b, die Logikwand 1012 und die Seitenwand-Abstandshalter 206 aufweist.
  • Bei einigen alternativen Ausführungsformen (nicht dargestellt) können die Seitenwand-Abstandshalter 206 und 530 gleichzeitig nach der Herstellung der Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, der Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und der Logikwand 1012 hergestellt werden. Bei diesen Ausführungsformen kann die eingebettete Speicherkappe 1002 nach der Herstellung der Mehrzahl von Transistor-Gate-Stapeln 1008a und 1008b, der Mehrzahl von Dummy-Gate-Stapeln 1010a und 1010b und der Logikwand 1012 entfernt werden. Anschließend werden eine oder mehrere Abstandshalterschichten in dem Logikbereich 104, dem Grenzbereich 106 und dem eingebetteten Speicherbereich 108 hergestellt. Die eine oder die mehreren Abstandshalterschichten werden dann geätzt, um die Seitenwand-Abstandshalter 206 und 530 durch Entfernen der einen oder der mehreren Abstandshalterschichten 512 bis 516 von den horizontalen Flächen gleichzeitig herzustellen.
  • Wie in einer Schnittansicht 1100 von 11 gezeigt ist, wird eine Kontakt-Ätzstoppschicht (CESL) 126 auf dem Substrat 102 hergestellt. Die CESL 126 kann mit einem Abscheidungsverfahren (z. B. CVD, PVD, PECVD usw.) hergestellt werden und kann eine Nitridschicht (z. B. Siliziumnitrid), eine Carbidschicht (z. B. Siliziumcarbid) oder dergleichen umfassen. Auf dem Substrat 102 wird an einer Position über der CESL 126 eine erste Zwischenebenendielektrikum-Schicht (ILD-Schicht) 1102 hergestellt. Bei einigen Ausführungsformen kann die ILD-Schicht 1102 ein Oxid, ein dielektrisches Low-k-Material oder ein dielektrisches Ultra-low-k-Material aufweisen.
  • Wie in einer Schnittansicht 1200 von 12 gezeigt ist, wird ein erster Planarisierungsprozess 1201 durchgeführt. Bei dem ersten Planarisierungsprozess 1201 wird ein Teil der CESL 126 und der ersten ILD-Schicht 1102 entfernt, um eine Mehrzahl von Transistor-Gate-Stapeln 1202a und 1202b, eine Mehrzahl von Dummy-Gate-Stapeln 122 und eine Logikwand 116 herzustellen. Bei einigen Ausführungsformen kann der erste Planarisierungsprozess 1201 ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) sein. Bei dem ersten Planarisierungsprozess 1201 werden Teile der CESL 126, der ersten ILD-Schicht 1102 und der Hartmaskenschicht (1006 von 11) bis hinunter zu dem Polysilizium-Gate entfernt, sodass dieses freigelegt wird. Bei einigen Ausführungsformen können bei dem ersten Planarisierungsprozess 1201 auch die erste Hartmaskenschicht (802 von 11) und die zweite Hartmaskenschicht (808 von 11) entfernt werden, um eine Speicherwand 118 und eine Mehrzahl von Speicherbauelementen 520a und 520b zu definieren. Bei anderen Ausführungsformen können die erste Hartmaskenschicht (802 von 11) und die zweite Hartmaskenschicht (808 von 11) vor dem ersten Planarisierungsprozess 1201 entfernt werden.
  • Es ist festgestellt worden, dass die Entfernungsrate eines CMP-Prozesses von solchen Faktoren wie Druck, Temperatur und Geschwindigkeit des CMP-Prozesses abhängig ist. Außerdem ist festgestellt worden, dass die Entfernungsrate des CMP-Prozesses für unterschiedliche Materialien unterschiedlich ist (was zu lokalen Nicht-Planaritäten über dem Substrat führt). Da die erste Höhe der Logikwand 116 größer als die Höhen der Mehrzahl von Speicherbauelementen 520a und 520b und der Speicherwand 118 ist, begrenzt die Logikwand 116 Drücke, die bei dem ersten Planarisierungsprozess 1201 auf die Speicherwand 118 und entlang den Rändern des eingebetteten Speicherbereichs 108 aufgebracht werden. Durch den begrenzten Druck wird die Entfernungsrate der Speicherwand 118 und der Mehrzahl von Speicherbauelementen 520a und 520b entlang den Rändern des eingebetteten Speicherbereichs 108 verringert, und daher wird die Vertiefung entlang den Rändern abgeschwächt.
  • Wie in Schnittansichten 1300 und 1306 der 13A und 13B gezeigt ist, wird ein Metall-Gate-Ersetzungsprozess an Transistoren in dem Logikbereich durchgeführt.
  • Wie in der Schnittansicht 1300 von 13A gezeigt ist, wird bei dem Metall-Gate-Ersetzungsprozess die Gate-Elektrodenschicht von der Mehrzahl von Transistor-Gate-Stapeln 1202a und 1202b entfernt. Durch das Entfernen der Dummy-Gate-Elektroden entstehen Gate-Vertiefungen 1302a und 1302b zwischen Seitenwand-Abstandshaltern. Bei einigen Ausführungsformen kann die Gate-Elektrodenschicht mit einem Ätzprozess 1304 entfernt werden. Zum Beispiel kann bei einigen Ausführungsformen (nicht dargestellt) eine Maskierungsschicht (z. B. ein Fotoresist) selektiv über dem Substrat 102 hergestellt werden, und anschließend kann der Ätzprozess 1304 durchgeführt werden, um die Gate-Elektrodenschicht zu entfernen. Bei einigen weiteren Ausführungsformen (nicht dargestellt) kann bei dem Ätzprozess 1304 auch das Gate-Elektrodenmaterial aus den Dummy-Gate-Stapeln 122 und/oder der Logikwand 116 entfernt werden.
  • Wie in der Schnittansicht 1306 von 13B gezeigt ist, werden ein oder mehrere Gate-Metalle 1308 in den Gate-Vertiefungen 1302a und 1302b und über der ersten ILD-Schicht 1102 abgeschieden. Bei verschiedenen Ausführungsformen können das eine oder die mehreren Gate-Metalle mit Abscheidungsverfahren, wie etwa PVD, CVD, PECVD usw., abgeschieden werden. Bei einigen weiteren Ausführungsformen (nicht dargestellt) können das eine oder die mehreren Gate-Metalle 1308 in den Dummy-Gate-Stapeln und/oder in der Logikwand hergestellt werden. Bei einigen Ausführungsformen können das eine oder die mehreren Gate-Metalle 1308 ein n-Metall, wie etwa Aluminium, Tantal, Titan oder dergleichen, aufweisen. Bei einigen Ausführungsformen können das eine oder die mehreren Gate-Metalle 1308 ein p-Metall, wie etwa Platin, Wolfram, Nickel oder dergleichen, aufweisen. Bei einigen Ausführungsformen kann die dielektrische Schicht ebenfalls entfernt werden und sie kann durch ein High-k-Gate-Dielektrikum ersetzt werden. Bei anderen Ausführungsformen, bei denen die dielektrische Schicht 508 eine dielektrische High-k-Schicht ist, braucht die dielektrische Schicht nicht entfernt zu werden.
  • Wie in einer Schnittansicht 1400 von 14 gezeigt ist, wird ein zweiter Planarisierungsprozess 1401 durchgeführt, um überschüssige Teile des einen oder der mehreren Gate-Metalle 1308 zu entfernen. Durch das Entfernen der überschüssigen Teile des einen oder der mehreren Gate-Metalle 1308 entstehen High-k-Metall-Gate(HKMG)-Transistoren 502a und 502b. Die HKMG-Transistoren 502a und 502b weisen jeweils Metall-Gate-Elektroden 504a und 504b auf, die durch eine oder mehrere dielektrische Schichten 506 bis 510 von dem Substrat 102 getrennt sind. Bei einigen Ausführungsformen kann der zweite Planarisierungsprozess 1401 ein CMP-Prozess sein. Da die erste Höhe der Logikwand 116 größer als die Höhen der Mehrzahl von Speicherbauelementen 520a und 520b und der Speicherwand 118 ist, begrenzt die Logikwand 116 Drücke, die bei dem zweiten Planarisierungsprozess 1401 auf die Speicherwand 118 und entlang den Rändern des eingebetteten Speicherbereichs 108 aufgebracht werden. Durch den begrenzten Druck wird die Entfernungsrate der Speicherwand 118 und der Mehrzahl von Speicherbauelementen 520a und 520b entlang den Rändern des eingebetteten Speicherbereichs 108 verringert, und daher wird die Vertiefung entlang den Rändern abgeschwächt.
  • Wie in einer Schnittansicht 1500 von 15 gezeigt ist, wird ein Silizidierungsprozess durchgeführt, um eine Silizidschicht 534 entlang Oberseiten des Steuer-Gates 524 und des Ansteuer-Gates 522 in den Speicherbauelementen 520a und 520b herzustellen. Bei einigen Ausführungsformen kann der Silizidierungsprozess durch Abscheiden einer Metallschicht (z. B. einer Nickelschicht) und anschließendes Durchführen eines thermischen Glühprozesses (z. B. einer raschen thermischen Glühung) erfolgen, um die Silizidschicht 534 herzustellen.
  • In der zweiten ILD-Schicht 1502 über der ersten ILD-Schicht 1102 werden leitfähige Kontakte 130 hergestellt. Die leitfähigen Kontakte 130 verlaufen durch die zweite ILD-Schicht 1502, um die Silizidschichten 534 und die Metall-Gate-Elektroden 504a und 504b zu kontaktieren. Bei einigen Ausführungsformen können die leitfähigen Kontakte 130 mit einem Damascene-Prozess hergestellt werden. Bei diesen Ausführungsformen wird die zweite ILD-Schicht 1502 über der ersten ILD-Schicht 1102 hergestellt. Die zweite ILD-Schicht 1502 wird geätzt, um Kontaktlöcher zu erzeugen, und die Kontaktlöcher werden anschließend mit einem leitfähigen Material (z. B. Kupfer und/oder Aluminium) gefüllt. Dann wird ein CMP-Prozess durchgeführt, um überschüssige Teile des leitfähigen Materials von der Oberseite der zweiten ILD-Schicht 1502 zu entfernen.
  • 16 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1600 zum Herstellen eines integrierten Chips mit einem eingebetteten Speicherbereich, der durch einen Grenzbereich von einem Logikbereich getrennt ist.
  • Das Verfahren 1600 wird hier zwar als eine Reihe von Schritten oder Vorgängen erläutert oder beschrieben, aber es dürfte klar sein, dass die dargestellte Reihenfolge dieser Schritte oder Vorgänge nicht in einem beschränkenden Sinn aufgefasst werden darf. Zum Beispiel können einige Schritte in anderen Reihenfolgen und/oder gleichzeitig mit anderen Schritten oder Vorgängen als den hier dargestellten und/oder beschriebenen erfolgen. Darüber hinaus sind möglicherweise nicht alle dargestellten Schritte erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung zu implementieren. Außerdem können ein oder mehrere der hier dargestellten Schritte in einem oder in mehreren getrennten Schritten und/oder Phasen ausgeführt werden.
  • Im Schritt 1602 werden ein Basisbereich einer ersten Isolationsstruktur und eine zweite Isolationsstruktur in einem Grenzbereich eines Substrats hergestellt. 7 zeigt eine Schnittansicht 700 einiger Ausführungsformen, die dem Schritt 1602 entspricht.
  • Im Schritt 1604 wird eine Mehrzahl von Speicherbauelementstrukturen in einem eingebetteten Speicherbereich des Substrats hergestellt. Bei einigen Ausführungsformen kann die Mehrzahl von Speicherbauelementen nichtflüchtige Speicherbauelemente (NVM-Bauelemente) umfassen. Die 8A bis 8C zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1604 entsprechen.
  • Im Schritt 1606 wird eine Speicherwand, die die Mehrzahl von Speicherbauelementstrukturen umschließt, über dem Basisbereich der ersten Isolationsstruktur hergestellt. Die 8A bis 8C zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1606 entsprechen.
  • Im Schritt 1608 wird eine eingebettete Speicherkappe über der Mehrzahl von Speicherbauelementstrukturen und der Speicherwand hergestellt. Die 8A bis 8C zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1608 entsprechen.
  • Im Schritt 1610 wird eine Höhe eines Teils der ersten Isolationsstruktur dadurch eingestellt, dass ein Vorsprung hergestellt wird, der aus einer Oberseite der ersten Isolationsstruktur herausragt. Bei einigen Ausführungsformen kann die Höhe des Teils der ersten Isolationsstruktur durch Durchführen eines Hochtemperatur-Oxid(HTO)-Prozesses so eingestellt werden, dass sie (z. B. um 100 Å bis 200 Å) vergrößert wird. 9 zeigt eine Schnittansicht 900 einiger Ausführungsformen, die dem Schritt 1610 entspricht.
  • Im Schritt 1612 wird eine Mehrzahl von Transistorbauelementstapeln in dem Logikbereich des Substrats hergestellt, der durch den Grenzbereich von dem Speicherbereich getrennt ist. Bei einigen Ausführungsformen kann die Mehrzahl von Transistorbauelementstapeln Gate-Opfer-Strukturen umfassen. Die 10A und 10B zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1612 entsprechen.
  • Im Schritt 1614 wird eine Mehrzahl von Dummy-Gate-Stapeln über der zweiten Isolationsstruktur in dem Grenzbereich hergestellt. Die 10A und 10B zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1614 entsprechen.
  • Im Schritt 1616 wird eine Logikwand über dem Vorsprung hergestellt. Die 10A und 10B zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1616 entsprechen.
  • Im Schritt 1618 wird die eingebettete Speicherkappe von der Oberseite der Mehrzahl von Speicherbauelementstrukturen und der Speicherwand entfernt.
  • Im Schritt 1620 wird eine Kontakt-Ätzstoppschicht (CESL) über dem Substrat hergestellt. 11 zeigt eine Schnittansicht 1100 einiger Ausführungsformen, die dem Schritt 1620 entspricht.
  • Im Schritt 1622 wird ein erster Planarisierungsprozess durchgeführt, um einen Teil der CESL zu entfernen und die Gate-Opfer-Strukturen freizulegen. 12 zeigt eine Schnittansicht 1200 einiger Ausführungsformen, die dem Schritt 1622 entspricht.
  • Im Schritt 1624 wird ein Metall-Gate-Ersetzungsprozess an der Mehrzahl von Transistorbauelementstapeln durchgeführt. Bei dem Metall-Gate-Ersetzungsprozess werden die Gate-Opfer-Elektroden aus der Mehrzahl von Transistorbauelementstapeln entfernt und es werden ein oder mehrere Gate-Metalle an Positionen der entfernten Gate-Opfer-Elektroden abgeschieden. Die 13A und 13B zeigen Schnittansichten einiger Ausführungsformen, die dem Schritt 1624 entsprechen.
  • Im Schritt 1626 wird ein zweiter Planarisierungsprozess durchgeführt, um überschüssige Teile des einen oder der mehreren Gate-Metalle zu entfernen. 14 zeigt eine Schnittansicht 1400 einiger Ausführungsformen, die dem Schritt 1626 entspricht.
  • Im Schritt 1628 wird ein Silizidierungsprozess durchgeführt. 15 zeigt eine Schnittansicht 1500 einiger Ausführungsformen, die dem Schritt 1628 entspricht.
  • Im Schritt 1630 werden leitfähige Kontakte in einer ILD-Schicht über dem Substrat hergestellt. 15 zeigt eine Schnittansicht 1500 einiger Ausführungsformen, die dem Schritt 1630 entspricht.
  • Somit betrifft bei einigen Ausführungsformen die vorliegende Erfindung einen integrierten Chip mit einem eingebetteten Speicherbereich, der von einem Logikbereich durch einen Grenzbereich getrennt ist, der so konfiguriert ist, dass er eine Erosion und/oder Vertiefung entlang Rändern einer eingebetteten Speichermatrix verringert, und ein zugehöriges Herstellungsverfahren.
  • Bei einigen Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: einen Logikbereich mit einer Mehrzahl von Transistorbauelementen, die in einem Substrat angeordnet sind; einen eingebetteten Speicherbereich mit einer Mehrzahl von Speicherbauelementen, die in dem Substrat angeordnet sind; und einen Grenzbereich, der den Logikbereich von dem eingebetteten Speicherbereich trennt, wobei der Grenzbereich Folgendes aufweist: eine erste Isolationsstruktur mit einer ersten Oberseite und einer zweiten Oberseite unter der ersten Oberseite, wobei die erste Oberseite durch eine über der ersten Isolationsstruktur befindliche innere Seitenwand mit der zweiten Oberseite verbunden ist, einer Speicherwand, die auf der zweiten Oberseite angeordnet ist und den eingebetteten Speicherbereich umschließt, und eine Logikwand, die auf der ersten Oberseite angeordnet ist und die Speicherwand umschließt, wobei die Logikwand eine Oberseite hat, die sich über der Mehrzahl von Speicherbauelementen und der Speicherwand befindet. Bei einigen Ausführungsformen umfasst die Mehrzahl von Speicherbauelementen Flash-Speicherbauelemente mit einem Steuer-Gate, das durch eine dielektrische Ladungseinfangschicht von einem Ansteuer-Gate getrennt ist, wobei die Speicherwand das gleiche Material wie das Steuer-Gate oder das Ansteuer-Gate aufweist. Bei einigen Ausführungsformen ist die innere Seitenwand mit einem von null verschiedenen Winkel zu einer Linie ausgerichtet, die senkrecht zu der zweiten Oberseite ist. Bei einigen Ausführungsformen ist die erste Oberseite entlang einer horizontalen Ebene angeordnet, die sich über der zweiten Oberseite befindet. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: eine zweite Isolationsstruktur mit einem zweiten dielektrischen Material, die in dem Substrat in dem Grenzbereich zwischen der ersten Isolationsstruktur und dem Logikbereich angeordnet ist; und eine Mehrzahl von Dummy-Gate-Stapeln, die über der zweiten Isolationsstruktur angeordnet sind. Bei einigen Ausführungsformen hat die Mehrzahl von Dummy-Gate-Stapeln Oberseiten, die sich unter der Oberseite der Logikwand befinden. Bei einigen Ausführungsformen befindet sich eine oberste Fläche der zweiten Isolationsstruktur unter der ersten Oberseite der ersten Isolationsstruktur. Bei einigen Ausführungsformen ragen die erste Isolationsstruktur und die zweite Isolationsstruktur aus einer Fläche des Substrats heraus, die sich zwischen der ersten Isolationsstruktur und der zweiten Isolationsstruktur befindet. Bei einigen Ausführungsformen weisen die Logikwand und die Mehrzahl von Dummy-Gate-Stapeln Polysilizium auf. Bei einigen Ausführungsformen weist die Logikwand Polysilizium auf und die Mehrzahl von Dummy-Gate-Stapeln weist ein oder mehrere Gate-Metalle auf. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: eine Kontakt-Ätzstoppschicht, die über dem Substrat angeordnet ist; und eine Zwischenebenendielektrikum-Schicht (ILD-Schicht), die durch die Kontakt-Ätzstoppschicht seitlich von der Speicherwand und der Logikwand getrennt ist.
  • Bei weiteren Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: eine Mehrzahl von Transistorbauelementen, die in einem Logikbereich eines Substrats angeordnet sind; eine Mehrzahl von Speicherbauelementen, die in einem eingebetteten Speicherbereich des Substrats angeordnet sind; eine erste Isolationsstruktur mit einem ersten dielektrischen Material, die in dem Substrat zwischen der Mehrzahl von Transistorbauelementen und der Mehrzahl von Speicherbauelementen angeordnet ist; eine zweite Isolationsstruktur mit einem zweiten dielektrischen Material, die in dem Substrat zwischen der ersten Isolationsstruktur und der Mehrzahl von Transistorbauelementen angeordnet ist; eine Mehrzahl von Dummy-Gate-Stapeln, die über der zweiten Isolationsstruktur angeordnet sind; eine Speicherwand, die durchgehend über einer niedrigeren Fläche der ersten Isolationsstruktur angeordnet ist und als eine erste ununterbrochene Struktur um die Mehrzahl von Speicherbauelementen verläuft; und eine Logikwand, die über einer höheren Fläche der ersten Isolationsstruktur angeordnet ist und durchgehend als eine zweite ununterbrochene Struktur um die Speicherwand verläuft, wobei die Logikwand eine oberste Fläche hat, die entlang einer horizontalen Ebene angeordnet ist, die durch von null verschiedene Abstände von der Speicherwand und der Mehrzahl von Dummy-Gate-Stapeln getrennt ist. Bei einigen Ausführungsformen hat die erste Isolationsstruktur einen Basisbereich und einen Vorsprung, der sich von einer Oberseite des Basisbereichs nach außen erstreckt und vollständig über dem Basisbereich definiert ist, wobei die Speicherwand den Basisbereich kontaktiert und die Logikwand den Vorsprung kontaktiert. Bei einigen Ausführungsformen weist der Basisbereich ein erstes Material auf, und der Vorsprung weist ein zweites Material auf, das von dem ersten Material verschieden ist. Bei einigen Ausführungsformen hat der Vorsprung eine Höhe und eine Breite, die etwa 20- bis etwa 250-mal größer als die Höhe ist. Bei einigen Ausführungsformen hat der Vorsprung eine äußerste Seitenwand, die mit einem von null verschiedenen Abstand seitlich gegenüber einer äußersten Seitenwand des Basisbereichs versetzt ist. Bei einigen Ausführungsformen hat der Basisbereich eine oder mehrere Flächen, die ein Loch definieren, das unter der Oberseite des Basisbereichs ausgespart ist, und der Vorsprung weist ein oder mehrere dielektrische Materialien auf, die in das Loch hineinreichen. Bei einigen Ausführungsformen reicht die oberste Fläche über gegenüberliegende Seitenwände der Logikwand hinaus.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren weist die folgenden Schritte auf: Herstellen einer Mehrzahl von Transistorbauelementen in einem Logikbereich eines Substrats; Herstellen einer Mehrzahl von Speicherbauelementen in einem eingebetteten Speicherbereich des Substrats; Herstellen eines ersten Dielektrikums in einer Aussparung in dem Substrat, um einen Basisbereich einer ersten Isolationsstruktur in einem Grenzbereich des Substrats herzustellen, der zwischen dem Logikbereich und dem eingebetteten Speicherbereich angeordnet ist, wobei die erste Isolationsstruktur eine Oberseite hat, die dem Substrat abgewandt ist; anschließendes Vergrößern einer Höhe eines Teils der ersten Isolationsstruktur durch Herstellen eines Vorsprungs, der sich von der Oberseite nach außen erstreckt, wobei der Vorsprung ein zweites Dielektrikum aufweist, das direkt über dem ersten Dielektrikum definiert ist; und Herstellen einer Logikwand über dem Vorsprung, wobei die Logikwand den eingebetteten Speicherbereich umschließt und eine Höhe hat, die größer als Höhen der Mehrzahl von Speicherbauelementen ist. Bei einigen Ausführungsformen wird die Logikwand gleichzeitig mit der Mehrzahl von Transistorbauelementen hergestellt.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung einen integrierten Chip. Der integrierte Chip weist Folgendes auf: einen Logikbereich mit einer Mehrzahl von Transistorbauelementen in einem Substrat; einen eingebetteten Speicherbereich mit einer Mehrzahl von nichtflüchtigen Speicherbauelementen (NVM-Bauelementen) in dem Substrat; und einen Grenzbereich, der den eingebetteten Speicherbereich von dem Logikbereich trennt, wobei der Grenzbereich eine Logikwand aufweist, die über dem Substrat angeordnet ist und durchgehend als eine erste ununterbrochene Struktur um den eingebetteten Speicherbereich verläuft, und die Logikwand eine erste Höhe hat, die größer als Höhen der Mehrzahl von NVM-Bauelementen ist. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin eine Speicherwand auf, die zwischen der Logikwand und der Mehrzahl von NVM-Bauelementen angeordnet ist und durchgehend als eine zweite ununterbrochene Struktur um den eingebetteten Speicherbereich verläuft. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin eine erste Isolationsstruktur mit einem ersten dielektrischen Material auf, die in dem Substrat in dem Grenzbereich angeordnet ist, wobei die Logikwand über einer ersten Oberseite der ersten Isolationsstruktur angeordnet ist und die Speicherwand über einer zweiten Oberseite der ersten Isolationsstruktur angeordnet ist. Bei einigen Ausführungsformen weist die Logikwand Folgendes auf: einen Logikwandkern, der ein leitfähiges Material aufweist; und eine dielektrische Struktur, die den Logikwandkern von der ersten Isolationsstruktur trennt. Bei einigen Ausführungsformen weist der integrierte Chip weiterhin Folgendes auf: eine zweite Isolationsstruktur mit einem zweiten dielektrischen Material, die in dem Substrat in dem Grenzbereich zwischen der ersten Isolationsstruktur und dem Logikbereich angeordnet ist: und eine Mehrzahl von Dummy-Gate-Stapeln, die über der zweiten Isolationsstruktur angeordnet sind. Bei einigen Ausführungsformen hat die Mehrzahl von Dummy-Gate-Stapeln eine zweite Höhe, die kleiner als die erste Höhe der Logikwand ist.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren weist die folgenden Schritte auf: Herstellen einer Mehrzahl von Speicherbauelementstrukturen über einem Substrat; Herstellen einer ersten Isolationsstruktur in einer Aussparung in dem Substrat; Vergrößern einer Höhe eines Teils der ersten Isolationsstruktur; Herstellen einer Mehrzahl von Transistor-Gate-Stapeln über dem Substrat, wobei sich die erste Isolationsstruktur zwischen der Mehrzahl von Transistor-Gate-Stapeln und der Mehrzahl von Speicherbauelementstrukturen befindet; und Herstellen einer Logikwand über der ersten Isolationsstruktur gleichzeitig mit dem Herstellen der Mehrzahl von Transistor-Gate-Stapeln, wobei die Logikwand die Mehrzahl von Speicherbauelementstrukturen umschließt. Bei einigen Ausführungsformen umfassen die Transistor-Gate-Stapel eine Metall-Gate-Elektrode mit einem oder mehreren Gate-Metallen, wobei die Logikwand Polysilizium aufweist.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines integrierten Chips. Das Verfahren weist die folgenden Schritte auf: Herstellen einer ersten Isolationsstruktur in einer Aussparung in einem Substrat; Herstellen einer Mehrzahl von Speicherbauelementstrukturen in dem Substrat; Vergrößern einer Höhe eines Teils der ersten Isolationsstruktur, um die erste Isolationsstruktur mit einer ersten Oberseite und mit einer zweiten Oberseite zu versehen, die sich unter der ersten Oberseite befindet; Herstellen einer Mehrzahl von Transistor-Gate-Stapeln, die durch die erste Isolationsstruktur von der Mehrzahl von Speicherbauelementstrukturen getrennt sind, wobei die Mehrzahl von Transistor-Gate-Stapeln eine Gate-Opferelektrodenschicht umfasst; Herstellen einer Logikwand über der ersten Oberseite gleichzeitig mit dem Herstellen der Mehrzahl von Transistor-Gate-Stapeln, wobei die Logikwand die Mehrzahl von Speicherbauelementstrukturen umschließt; und Durchführen eines Metall-Gate-Ersetzungsprozesses, um die Gate-Opferelektrodenschicht in der Mehrzahl von Transistor-Gate-Stapeln (808a und 808b) durch ein oder mehrere Gate-Metalle zu ersetzen. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen einer Speicherwand über der zweiten Oberseite, wobei die Speicherwand die Mehrzahl von Speicherbauelementstrukturen umschließt und von der Logikwand umschlossen ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Integrierter Chip mit: einem Logikbereich mit einer Mehrzahl von Transistorbauelementen, die in einem Substrat angeordnet sind; einem eingebetteten Speicherbereich mit einer Mehrzahl von Speicherbauelementen, die in dem Substrat angeordnet sind; und einem Grenzbereich, der den Logikbereich von dem eingebetteten Speicherbereich trennt, wobei der Grenzbereich Folgendes aufweist: eine erste Isolationsstruktur mit einer ersten Oberseite und einer zweiten Oberseite unter der ersten Oberseite, wobei die erste Oberseite durch eine über der ersten Isolationsstruktur befindliche innere Seitenwand mit der zweiten Oberseite verbunden ist, eine Speicherwand, die auf der zweiten Oberseite angeordnet ist und den eingebetteten Speicherbereich umschließt, und eine Logikwand, die auf der ersten Oberseite angeordnet ist und die Speicherwand umschließt, wobei die Logikwand eine Oberseite hat, die sich über der Mehrzahl von Speicherbauelementen und der Speicherwand befindet.
  2. Integrierter Chip nach Anspruch 1, wobei die Mehrzahl von Speicherbauelementen Flash-Speicherbauelemente mit einem Steuer-Gate umfasst, das durch eine dielektrische Ladungseinfangschicht von einem Ansteuer-Gate getrennt ist, und die Speicherwand das gleiche Material wie das Steuer-Gate oder das Ansteuer-Gate aufweist.
  3. Integrierter Chip nach Anspruch 1 oder 2, wobei die innere Seitenwand mit einem von null verschiedenen Winkel zu einer Linie ausgerichtet ist, die senkrecht zu der zweiten Oberseite ist.
  4. Integrierter Chip nach einem der vorhergehenden Ansprüche, wobei die erste Oberseite entlang einer horizontalen Ebene angeordnet ist, die sich über der zweiten Oberseite befindet.
  5. Integrierter Chip nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine zweite Isolationsstruktur mit einem zweiten dielektrischen Material, die in dem Substrat in dem Grenzbereich zwischen der ersten Isolationsstruktur und dem Logikbereich angeordnet ist; und eine Mehrzahl von Dummy-Gate-Stapeln, die über der zweiten Isolationsstruktur angeordnet sind.
  6. Integrierter Chip nach Anspruch 5, wobei die Mehrzahl von Dummy-Gate-Stapeln Oberseiten hat, die sich unter der Oberseite der Logikwand befinden.
  7. Integrierter Chip nach Anspruch 5 oder 6, wobei sich eine oberste Fläche der zweiten Isolationsstruktur unter der ersten Oberseite der ersten Isolationsstruktur befindet.
  8. Integrierter Chip nach einem der Ansprüche 5 bis 7, wobei die erste Isolationsstruktur und die zweite Isolationsstruktur aus einer Fläche des Substrats herausragen, die sich zwischen der ersten Isolationsstruktur und der zweiten Isolationsstruktur befindet.
  9. Integrierter Chip nach einem der Ansprüche 5 bis 8, wobei die Logikwand und die Mehrzahl von Dummy-Gate-Stapeln Polysilizium aufweisen.
  10. Integrierter Chip nach einem der Ansprüche 5 bis 9, wobei die Logikwand Polysilizium aufweist und die Mehrzahl von Dummy-Gate-Stapeln ein oder mehrere Gate-Metalle aufweist.
  11. Integrierter Chip nach einem der vorhergehenden Ansprüche, der weiterhin Folgendes aufweist: eine Kontakt-Ätzstoppschicht, die über dem Substrat angeordnet ist; und eine Zwischenebenendielektrikum-Schicht (ILD-Schicht), die durch die Kontakt-Ätzstoppschicht seitlich von der Speicherwand und der Logikwand getrennt ist.
  12. Integrierter Chip mit: einer Mehrzahl von Transistorbauelementen, die in einem Logikbereich eines Substrats angeordnet sind; einer Mehrzahl von Speicherbauelementen, die in einem eingebetteten Speicherbereich des Substrats angeordnet sind; einer ersten Isolationsstruktur mit einem ersten dielektrischen Material, die in dem Substrat zwischen der Mehrzahl von Transistorbauelementen und der Mehrzahl von Speicherbauelementen angeordnet ist; einer zweiten Isolationsstruktur mit einem zweiten dielektrischen Material, die in dem Substrat zwischen der ersten Isolationsstruktur und der Mehrzahl von Transistorbauelementen angeordnet ist; einer Mehrzahl von Dummy-Gate-Stapeln, die über der zweiten Isolationsstruktur angeordnet sind; einer Speicherwand, die durchgehend über einer niedrigeren Fläche der ersten Isolationsstruktur angeordnet ist und als eine erste ununterbrochene Struktur um die Mehrzahl von Speicherbauelementen verläuft; und einer Logikwand, die über einer höheren Fläche der ersten Isolationsstruktur angeordnet ist und durchgehend als eine zweite ununterbrochene Struktur um die Speicherwand verläuft, wobei die Logikwand eine oberste Fläche hat, die entlang einer horizontalen Ebene angeordnet ist, die durch von null verschiedene Abstände von der Speicherwand und der Mehrzahl von Dummy-Gate-Stapeln getrennt ist.
  13. Integrierter Chip nach Anspruch 12, wobei die erste Isolationsstruktur einen Basisbereich und einen Vorsprung aufweist, der sich von einer Oberseite des Basisbereichs nach außen erstreckt und vollständig über dem Basisbereich definiert ist, und die Speicherwand den Basisbereich kontaktiert und die Logikwand den Vorsprung kontaktiert.
  14. Integrierter Chip nach Anspruch 13, wobei der Basisbereich ein erstes Material aufweist und der Vorsprung ein zweites Material aufweist, das von dem ersten Material verschieden ist.
  15. Integrierter Chip nach Anspruch 13 oder 14, wobei der Vorsprung eine Höhe und eine Breite hat, die etwa 20 bis etwa 250-mal größer als die Höhe ist.
  16. Integrierter Chip nach einem der Ansprüche 13 bis 15, wobei der Vorsprung eine äußerste Seitenwand hat, die mit einem von null verschiedenen Abstand gegenüber einer äußersten Seitenwand des Basisbereichs seitlich versetzt ist.
  17. Integrierter Chip nach einem der Ansprüche 13 bis 16, wobei der Basisbereich eine oder mehrere Flächen hat, die ein Loch definieren, das unter der Oberseite des Basisbereichs ausgespart ist, und der Vorsprung ein oder mehrere dielektrische Materialien aufweist, die in das Loch hineinreichen.
  18. Integrierter Chip nach einem der Ansprüche 12 bis 17, wobei die oberste Fläche über gegenüberliegende Seitenwände der Logikwand hinausreicht.
  19. Verfahren zum Herstellen eines integrierten Chips mit den folgenden Schritten: Herstellen einer Mehrzahl von Transistorbauelementen in einem Logikbereich eines Substrats; Herstellen einer Mehrzahl von Speicherbauelementen in einem eingebetteten Speicherbereich des Substrats; Herstellen eines ersten Dielektrikums in einer Aussparung in dem Substrat, um einen Basisbereich einer ersten Isolationsstruktur in einem Grenzbereich des Substrats herzustellen, der zwischen dem Logikbereich und dem eingebetteten Speicherbereich angeordnet ist, wobei die erste Isolationsstruktur eine Oberseite hat, die dem Substrat abgewandt ist; anschließendes Vergrößern einer Höhe eines Teils der ersten Isolationsstruktur durch Herstellen eines Vorsprungs, der sich von der Oberseite nach außen erstreckt, wobei der Vorsprung ein zweites Dielektrikum aufweist, das direkt über dem ersten Dielektrikum definiert ist; und Herstellen einer Logikwand über dem Vorsprung, wobei die Logikwand den eingebetteten Speicherbereich umschließt und eine Höhe hat, die größer als Höhen der Mehrzahl von Speicherbauelementen ist.
  20. Verfahren nach Anspruch 19, wobei die Logikwand gleichzeitig mit der Mehrzahl von Transistorbauelementen hergestellt wird.
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