JP4683685B2 - 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 69
- 230000003068 static effect Effects 0.000 title claims description 6
- 239000010410 layer Substances 0.000 claims description 155
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 123
- 229920005591 polysilicon Polymers 0.000 claims description 118
- 238000005530 etching Methods 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 69
- 230000002093 peripheral effect Effects 0.000 claims description 51
- 238000001312 dry etching Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 49
- 239000002344 surface layer Substances 0.000 claims description 36
- 238000002955 isolation Methods 0.000 claims description 34
- 238000001039 wet etching Methods 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 14
- 239000000460 chlorine Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 10
- 238000012805 post-processing Methods 0.000 claims description 8
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000012298 atmosphere Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 11
- 239000000377 silicon dioxide Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000007788 liquid Substances 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 238000009832 plasma treatment Methods 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に、半導体装置の製造方法に関するものであり、より特定的には、ドライエッチとウエットエッチを連続して行なう工程を含む半導体装置の製造方法に関する。この発明は、また、ドライエッチおよびウエットエッチを連続して行なう工程を含む、フラッシュメモリの製造方法に関する。この発明は、そのような製造方法により製造したフラッシュメモリに関する。この発明は、さらに、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと略する）の製造方法に関する。
【０００２】
【従来の技術】
図１１は、従来のフラッシュメモリのメモリセルの断面図である。
【０００３】
図１１を参照して、Ｐ型不純物を含む半導体基板１の表面中にＰ型不純物領域１ａが形成されている。半導体基板１の上に、トンネル酸化膜３を介在させてフローティングゲート４が形成されている。Ｐ型不純物領域１ａの表面中であって、フローティングゲート４の両側にソース／ドレイン領域２ａ，２ｂが形成されている。フローティングゲート４の上に絶縁膜８が形成されている。絶縁膜８の上にコントロールゲート９が形成されている。コントロールゲート９を覆うように、半導体基板１の上に絶縁層１０，１１が形成されている。
【０００４】
次に、フラッシュメモリの動作について説明する。
書込動作においては、ドレイン領域２ｂに６〜８Ｖ程度のドレイン電圧を、コントロールゲート９に１０〜１５Ｖ程度のゲート電圧を印加する。ソース領域２ａと半導体基板１の電位は接地電位に保たれる。このとき、チャネル領域２ｃには数百μＡの電流が流れる。ソース領域２ａからドレイン領域２ｂに流れた電子のうち、ドレイン領域２ｂ近傍で加速された電子は、高エネルギを有する電子（ホットエレクトロン）となる。この電子は、コントロールゲート９に印加されたゲート電圧による電界のため、矢印１２の方向に流れ、フローティングゲート４に注入される。フローティングゲート４に電子の蓄積が行なわれると、トランジスタのしきい値電圧が高くなる。このしきい値電圧が一定値よりも高くなった場合が“０”と呼ばれる状態である。
【０００５】
次に、データ消去動作について説明する。まず、ソース領域２ａに１０〜１５Ｖ程度のソース電圧を印加し、コントロールゲート９と半導体基板１は接地電位に保持する。次に、ドレイン領域２ｂをフローティングとし、ソース領域２ａに印加するソース電圧による電界により、フローティングゲート４に蓄積されていた電子は、矢印１３の方向に、トンネル絶縁膜３を通過して半導体基板１内に流れる。このようにしてフローティングゲート４内部に蓄積されていた電子が引抜かれることによって、トランジスタのしきい値が高くなる。このしきい値電圧が所定の値より低い状態が、“１”と呼ばれるデータを消去された状態である。この消去状態によって、同一半導体装置内に形成されたメモリセルの一括消去が可能となる。さらに、読出動作においては、コントロールゲート９に５Ｖ程度のゲート電圧を印加し、ドレイン領域２ｂに１〜２Ｖ程度のドレイン電圧を印加したときに、チャネル領域２ｃに電流が流れるかどうか、つまり、トランジスタがＯＮ状態かＯＦＦ状態かによってデータが“１”か“０”かの判定をするというものである。
【０００６】
次に、上記のように構成されるフラッシュメモリの製造方法について説明する。
【０００７】
まず、図１２を参照して、単結晶シリコンからなる半導体基板１上にメモリセル同士、周辺回路のトランジスタ同士およびセルと周辺トランジスタを分離する素子分離酸化膜を形成した後、メモリセルが形成されるＰ型不純物領域１ａを形成した後、基板の上面を酸化し、二酸化シリコン（ＳｉＯ2）からなるトンネル絶縁膜３を形成する。
【０００８】
図１３を参照して、トンネル絶縁膜３上に、ＣＶＤ（Chemical Vapor Deposition）技術によって、多結晶シリコンを積層し、これをメモリセル領域のみＸ方向（紙面に向かって水平方向。図中では表示しない）にエッチングして、フローティングゲート４を形成する。次に、同様にＣＶＤ技術によって、絶縁膜８（たとえば、シリコン窒化（ＳｉＮ）膜、シリコン酸化膜）を形成する。次に、周辺回路領域の絶縁膜８、上記多結晶シリコン、トンネル絶縁膜３を除去する。次に、多結晶シリコン（ポリシリコン）（フローティングゲート）４の形成と同じ要領で、ＣＶＤ技術によって、コントロールゲート９となる多結晶シリコンを積層する。
【０００９】
次に、図１４を参照して、多結晶シリコンを形成した領域のうち、ゲート電極として残したい領域については、その上部にレジストパターン１４をＹ方向（紙面に向かって垂直方向）に形成し、レジストパターン１４をマスクとして、トンネル絶縁膜３の表面が露出するまで異方性エッチングを行なう。
【００１０】
その後、レジストパターン１４をプラズマアッシング等の方法を用いて除去する。
【００１１】
図１５を参照して、矢印１５の方向に沿って不純物イオンを注入し、Ｐ型不純物領域１ａの上部にＰ型不純物領域１ａよりも不純物濃度が大きなＮ型高濃度不純物領域（ソース／ドレイン領域）２ａ，２ｂの形成を行なう。その後、図１１に戻って、ＣＶＤ技術等を用いてシリコン酸化膜からなる絶縁層１０，１１を、保護膜として形成することで、フラッシュメモリが完成する。
【００１２】
【発明が解決しようとする課題】
以上のように構成される半導体装置の製造方法の問題点について、簡略化した図面を用いて説明する。
【００１３】
図１６を参照して、シリコン基板１の上に、ＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上に、ポリシリコン膜３を堆積する。ポリシリコン膜３の上に、写真製版により、レジストパターン４を形成する。レジストパターン４をマスクにして、ポリシリコン膜３をドライエッチングし、続いて、連続的にＳｉＯ2膜２を、フッ酸（ＨＦ）液によりエッチングする。
【００１４】
このとき、図１７を参照して、フッ酸液で処理する際に、ポリシリコン膜３のドライエッチング時に、変質した、レジストパターン４の表面層５が剥がれる。剥がれたレジスト表面層５がシリコン基板１の上に再付着し、この剥がれたレジスト表面層５の下のＳｉＯ2膜２のエッチングが阻害されるという問題点があった。また、剥がれたレジスト表面層５が、フッ酸処理槽中に流出し、異物として槽を汚染するという問題点があった。
【００１５】
そして、ポリシリコンエッチングを、塩素（Ｃｌ）系のガスを使って行なった場合に、特にこのような問題が発生しやすかった。
【００１６】
また、ポリシリコン膜の上に絶縁膜、たとえばＳｉＯ2膜、ＳｉＮ膜が堆積されている場合に、ＳｉＯ2／ＳｉＮ膜をドライエッチングし、ポリシリコン膜をドライエッチングし、次に、ＳｉＯ2膜をフッ酸液でウエットエッチングするという連続処理を行なうと、一層このような問題が発生しやすかった。
【００１７】
この発明は、上記のような問題点を解決するためになされたもので、レジストパターンの表面変質層が剥がれることを防止することができるように改良された半導体装置の製造方法を提供することにある。
【００１８】
この発明の他の目的は、レジストパターンの表面変質層が剥がれないように改良された、フラッシュメモリの製造方法を提供することにある。
【００１９】
この発明の他の目的は、レジストパターンの表面変質層が剥がれないように改良された、スタティックランダムアクセスメモリの製造方法の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
請求項１に係る半導体装置の製造方法においては、まず、半導体基板の上に、絶縁膜と導電層を順次形成する。このときの形成は、成膜のみの場合と、成膜後にパターニングを行なう場合との、どちらにも対応する（第１工程）。上記導電層の上にレジストパターンを形成する（第２工程）。上記レジストパターンをマスクに用いて、上記導電層をドライエッチングする（第３工程）。上記レジストパターン上に形成された、第３工程のドライエッチング時に変質したレジストパターンの表面層を削る（第４工程）。上記レジストパターンをマスクに用いて、上記絶縁膜をウエットエッチングする（第５工程）。
【００２１】
この発明によれば、レジストパターンの表層部を一部削るので、変質したレジストパターンの表面が除去される。
【００２２】
請求項２に係る半導体装置の製造方法においては、上記第４工程を、Ｏ2プラズマを用いるエッチングにより行なう。
【００２３】
請求項３に係る半導体装置の製造方法においては、まず半導体基板の上に絶縁膜と導電層を順次形成する（第１工程）。上記導電層の上にレジストパターンを形成する（第２工程）。上記レジストパターンをマスクに用いて、導電層をドライエッチングする（第３工程）。上記レジストパターンをマスクに用いて、絶縁膜をウエットエッチングする（第４工程）。上記第３工程は、導電層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第３工程の中で、レジストパターン上に形成された、第３工程のドライエッチング時に変質したレジストパターンの表面層を削る。
【００２９】
請求項４に係るフラッシュメモリの製造方法においては、まず、半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する（第１工程）。上記半導体基板の表面上にトンネル酸化膜を形成する（第２工程）。上記トンネル酸化膜の上に第１ポリシリコン層を形成する（第３工程）。上記トンネル酸化膜と上記第１ポリシリコン層を所望の形にパターニングする（第４工程）。上記第１ポリシリコン層の上に絶縁膜を形成する（第５工程）。上記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ上記メモリセル領域のみを覆う、レジストパターンを形成する（第６工程）。上記レジストパターンをマスクに用いて、上記周辺回路領域の上にある、上記絶縁膜および上記第１ポリシリコン層をドライエッチングにより除去する（第７工程）。上記レジストパターン上に形成された、第７工程のドライエッチング時に変質したレジストパターンの表面層を削る（第８工程）。上記レジストパターンを再びマスクに用いて、上記周辺回路領域の上にある上記トンネル酸化膜をウエットエッチングにより除去する（第９工程）。上記レジストパターンを除去する（第１０工程）。上記半導体基板の上であって、前記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する（第１１工程）。上記半導体基板の上に第２ポリシリコン層を形成する（第１２工程）。上記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する（第１３工程）。上記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する（第１４工程）。上記絶縁膜および上記第１ポリシリコン層をパターニングし、フローティングゲートを形成する（第１５工程）。
【００３０】
この発明によれば、レジストパターンの表層部を一部削るので、レジストパターンの表面変質層が除去される。
【００３２】
請求項５に係る半導体装置の製造方法においては、請求項１の製法において、上記導電層はポリシリコン膜であり、上記ドライエッチングは塩素ガスを用いて行なわれる。
【００３３】
請求項６に係るフラッシュメモリの製造方法においては、請求項４の第７工程におけるドライエッチングを、塩素ガスを用いて行なう。
【００３４】
請求項７に係る半導体装置の製造方法においては、まず半導体基板の上に絶縁膜と導電層を順次形成する（第１工程）。第２の絶縁膜を形成する（第２工程）。上記第２の絶縁膜の上にレジストパターンを形成する（第３工程）。上記レジストパターンをマスクに用いて、上記第２の絶縁膜と導電層をドライエッチングする（第４工程）。上記レジストパターン上に形成された、第４工程のドライエッチング時に変質したレジストパターンの表面層を削る（第５工程）。上記レジストパターンをマスクに用いて、上記絶縁膜をウエットエッチングする（第６工程）。
【００３５】
請求項８に係る半導体装置の製造方法においては、上記第５工程を、Ｏ2プラズマを用いるエッチングにより行なう。
【００３６】
請求項９に係る半導体装置の製造方法においては、まず半導体基板の上に絶縁膜と導電層を順次形成する（第１工程）。第２の絶縁膜を形成する（第２工程）。上記第２の絶縁膜の上にレジストパターンを形成する（第３工程）。上記レジストパターンをマスクに用いて、第２の絶縁膜と導電層をドライエッチングする（第４工程）。上記レジストパターンをマスクに用いて、上記絶縁膜をウエットエッチングする（第５工程）。上記第４工程は、上記第２の絶縁膜と導電層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第４工程の中で、レジストパターン上に形成された、第４工程のドライエッチング時に変質したレジストパターンの表面層を削る。
【００４１】
請求項１０に係るフラッシュメモリの製造方法においては、まず、半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する（第１工程）。上記半導体基板の表面上にトンネル酸化膜を形成する（第２工程）。上記トンネル酸化膜の上に第１ポリシリコン層を形成する（第３工程）。上記トンネル酸化膜と上記第１ポリシリコン層を所望の形にパターニングする（第４工程）。上記第１ポリシリコン層の上に絶縁膜を形成する（第５工程）。上記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ上記メモリセル領域のみを覆う、レジストパターンを形成する（第６工程）。上記レジストパターンをマスクに用いて、上記周辺回路領域の上にある、上記絶縁膜および上記第１ポリシリコン層をドライエッチングにより除去する（第７工程）。上記レジストパターン上に形成された、第７工程のドライエッチング時に変質したレジストパターンの表面層を、Ｏ 2 プラズマを用いるエッチングにより削る（第８工程）。上記レジストパターンを再びマスクに用いて、上記周辺回路領域の上にある上記トンネル酸化膜をウエットエッチングにより除去する（第９工程）。上記レジストパターンを除去する（第１０工程）。上記半導体基板の上であって、上記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する（第１１工程）。上記半導体基板の上に第２ポリシリコン層を形成する（第１２工程）。上記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する（第１３工程）。上記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する（第１４工程）。上記絶縁膜および上記第１ポリシリコン層をパターニングし、フローティングゲートを形成する（第１５工程）。
【００４２】
請求項１１に係るフラッシュメモリの製造方法においては、まず半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する（第１工程）。上記半導体基板の表面上にトンネル酸化膜を形成する（第２工程）。上記トンネル酸化膜の上に第１ポリシリコン層を形成する（第３工程）。上記トンネル酸化膜と第１ポリシリコン層を所望の形にパターニングする（第４工程）。上記第１ポリシリコン層の上に絶縁膜を形成する（第５工程）。上記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつメモリセル領域のみを覆う、レジストパターンを形成する（第６工程）。上記レジストパターンをマスクに用いて、周辺回路領域の上にある、絶縁膜および第１ポリシリコン層をドライエッチングにより除去する（第７工程）。上記レジストパターンを再びマスクに用いて、周辺回路領域の上にあるトンネル酸化膜をウエットエッチングにより除去する（第８工程）。上記レジストパターンを除去する（第９工程）。上記半導体基板の上であって、周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する（第１０工程）。上記半導体基板の上に第２ポリシリコン層を形成する（第１１工程）。上記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する（第１２工程）。上記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する（第１３工程）上記絶縁膜および第１ポリシリコン層をパターニングし、フローティングゲートを形成する（第１４工程）。上記第７工程は、第１ポリシリコン層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第７工程の中で、レジストパターン上に形成された、第７工程のドライエッチング時に変質したレジストパターンの表面層を、Ｏ 2 プラズマを用いるエッチングにより削る。
【００４７】
請求項１２に係るＳＲＡＭの製造方法においては、まず、半導体基板の表面に、分離酸化膜を形成する（第１工程）。上記半導体基板上にゲート酸化膜を成膜する（第２工程）。上記ゲート酸化膜上に第１ポリシリコン層を成膜する（第３工程）。活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する（第４工程）。上記レジストパターンをマスクとして、上記第１ポリシリコン層をドライエッチングにより除去する（第５工程）。上記レジストパターン上に形成された、第５工程のドライエッチング時に変質したレジストパターンの表面層を削る（第６工程）。上記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜をウエットエッチングにより除去する（第７工程）。上記レジストパターンを除去する（第８工程）。第２ポリシリコン層を形成する（第９工程）。アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する（第１０工程）。上記レジストパターンをマスクとして、上記第１ポリシリコン層、上記第２ポリシリコン層をドライエッチングする（第１１工程）。上記レジストパターンを除去する（第１２工程）。ｎ領域のみにｎ型不純物をドーピングする（第１３工程）。熱処理を行なう（第１４工程）。
【００４８】
請求項１３に係るＳＲＡＭの製造方法においては、上記第６工程をＯ2プラズマを用いたエッチングにより行なう。
【００４９】
請求項１４に係るＳＲＡＭの製造方法においては、まず半導体基板の表面に、分離酸化膜を形成する（第１工程）。上記半導体基板の上にゲート酸化膜を成膜する（第２工程）。上記ゲート酸化膜上に第１ポリシリコン層を成膜する（第３工程）。上記活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する（第４工程）。上記レジストパターンをマスクとして、第１ポリシリコン層をドライエッチングにより除去する（第５工程）。上記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜をウエットエッチングにより除去する（第６工程）。上記レジストパターンを除去する（第７工程）。第２ポリシリコン層を形成する（第８工程）。アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する（第９工程）。上記レジストパターンをマスクとして、第１ポリシリコン層、第２ポリシリコン層をドライエッチングする（第１０工程）。上記レジストパターンを除去する（第１１工程）。ｎ領域のみにｎ型不純物をドーピングする（第１２工程）。熱処理を行なう（第１３工程）。上記第５工程は、第１ポリシリコン層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第５工程の中で、レジストパターン上に形成された、第５工程のドライエッチング時に変質したレジストパターンの表面層を削る。
【００５０】
請求項２８に係るＳＲＡＭの製造方法においては、まず、半導体基板の表面に、分離酸化膜を形成する（第１工程）。上記半導体基板上にゲート酸化膜を成膜する（第２工程）。上記ゲート酸化膜上に第１ポリシリコン層を成膜する（第３工程）。活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する（第４工程）。上記レジストパターンをマスクとして、上記第１ポリシリコン層をドライエッチングにより除去する（第５工程）。上記レジストパターン表面の変質層と表面より下にある正常な部分をくっつけ、これらを剥がれなくする（第６工程）。上記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜を除去する（第７工程）。上記レジストパターンを除去する（第８工程）。第２のポリシリコン層を形成する（第９工程）。アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する（第１０工程）。上記レジストパターンをマスクとして、第１のポリシリコン層、第２のポリシリコン層をドライエッチングする（第１１工程）。上記レジストパターンを除去する（第１２工程）。ｎ領域のみにｎ型不純物をドーピングする（第１３工程）。熱処理を行なう（第１４工程）。
【００５１】
請求項２９に記載のＳＲＡＭの製造方法においては、上記第６工程は、Ｎ2雰囲気中で上記レジストパターンの表面にディープ紫外光を照射し、その後、該レジストパターンを熱処理する工程を含む。
【００５２】
請求項３０に係るＳＲＡＭの製造方法においては、上記第６工程は、乾燥空気雰囲気中で上記レジストパターンの表面にディープ紫外光を照射し、その後、該レジストパターンを熱処理する工程を含む。
【００５３】
請求項３１に記載のＳＲＡＭの製造方法においては、上記第６工程は、乾燥空気雰囲気中、上記レジストパターンを熱処理することにより行なう。
【００５４】
【発明の実施の形態】
本発明の実施の形態は、写真製版−ポリシリコンドライエッチング−ＨＦ液ウエットエッチングを、連続的に行なうまたは写真製版−シリコン酸化膜ドライエッチング−ポリシリコンドライエッチング−ＨＦ液ウエットエッチングを連続的に行なう、という工程を含む半導体装置の製造方法のすべてについて適用される。以下、実施の形態を図について説明する。
【００５５】
実施の形態１
図１を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。このときの形成は、成膜のみでも、成膜後にパターニングを行なうのどちらにも対応する。ポリシリコン膜３の上にレジストパターン４を形成する。レジストパターン４をマスクにして、ポリシリコン膜３をエッチングする。その後、Ｏ2プラズマ処理（アッシング処理）を行なう。Ｏ2プラズマ処理は、ポリシリコン膜３のエッチングのシークエンス中、または別装置で行なわれる。レジストパターン４の表面を、約１０ｎｍ除去した後、レジストパターン４をマスクにして、ＳｉＯ2膜２の、ＨＦ液処理を行なう。本発明の実施の形態によれば、Ｏ2プラズマ処理により、レジストパターン４の表層部を一部除去しているので、図１７に示す従来方法によって生じた問題点は解消される。すなわち、剥がれたレジスト表面変質層がＳｉＯ2膜２のエッチングを妨げるという問題は生じない。なお、ＨＦ液処理の前に、レジストパターン４が、元のパターンの位置より後退している（点線で示した分だけ水平方向に後退している）が、問題は生じない。
【００５６】
実施の形態２
本実施の形態も、変質レジストを除去する目的で行なわれる。本実施の形態では、ポリシリコンのエッチングのシークエンスの中で、変質レジストの除去が行なわれる。すなわち、ポリシリコン膜のメインエッチ、オーバーエッチング後に、Ｏ2を混入したエッチングを行なう。たとえば、次のようなエッチングシークエンスで行なう。
【００５７】
メインエッチング→Ｃｌ2ガスを用いるオーバーエッチング→Ｃｌ2＋Ｏ2ガスを用いる後処理
この場合は、Ｏ2プラズマ処理とは異なるため、レジストパターンの後退は少なくなる。なお、Ｏ2ガスを混入したエッチングは、オーバーエッチングの途中から行なってもよい。
【００５８】
実施の形態３
図１８を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。このときの形成は成膜のみでも、成膜後にパターニングを行なうのどちらにも対応する。その後、第２の絶縁膜７を成膜後、第２の絶縁膜７の上に、レジストパターン４を形成する。レジストパターン４をマスクにして、第２の絶縁膜７とポリシリコン膜３をエッチングする。その後、Ｏ2プラズマ処理（アッシング処理）を行なう。Ｏ2プラズマ処理は、ポリシリコン膜３のエッチングのシークエンス中、または別装置で行なわれる。レジストパターン４の表面を、約１０ｎｍ除去した後、レジストパターン４をマスクにして、ＳｉＯ2膜２の、ＨＦ液処理を行なう。本発明の実施の形態によれば、Ｏ2プラズマ処理により、レジストパターン４の表層部を一部除去しているので、図１７に示す従来方法によって生じた問題点は解消される。すなわち、剥がれたレジスト表面変質層がＳｉＯ2膜２のエッチングを妨げるという問題は生じない。なお、ＨＦ液処理の前に、レジストパターン４が、元のパターンの位置より後退している（点線で示した分だけ水平方向に後退している）が、問題は生じない。
【００５９】
実施の形態４
本実施の形態も、変質レジストを除去する目的で行なわれる。本実施の形態では、第２の絶縁膜７のエッチング後、ポリシリコンのエッチングのシークエンスの中で、変質レジストの除去が行なわれる。すなわち、ポリシリコン膜のメインエッチ、オーバエッチング後に、Ｏ2を混入したエッチングを行なう。たとえば、次のようなエッチングシークエンスで行なう。
【００６０】
メインエッチング→Ｃｌ2ガスを用いるオーバエッチング→Ｃｌ2＋Ｏ2ガスを用いる後処理
この場合は、Ｏ2プラズマ処理とは異なるため、レジストパターンの後退は少なくなる。なお、Ｏ2ガスを混入したエッチングは、オーバエッチングの途中から行なってもよい。
【００６１】
実施の形態５
本実施の形態は、変質した表面レジストを硬化することによって、変質部の剥がれを防止するものである。
【００６２】
図２を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。ポリシリコン膜３の上に、レジストパターン４を形成する。レジストパターン４をマスクにして、ポリシリコン膜３をエッチングする。このとき、レジストパターン４の表面が変質する。図中、６は、変質したレジスト表面層を表わしている。
【００６３】
図３を参照して、変質したレジスト表面層６を硬化するために、レジスト表面層６をＮ2雰囲気中で、ディープ紫外線キュア（以下、ＤＵＶキュア処理と略す）する。具体的には、波長約２５０ｎｍ〜６００ｎｍの光を、レジストパターン４に１００秒間照射し、シリコン基板１の載っているステージを約１００℃〜１５０℃まで昇温する。本実施の形態によれば、ＤＵＶ光で、変質した表面レジスト層６と下の正常なレジスト層４の感光基を分解し、これらを交わらせる。図中７は、交わってできた層を表わしている。
【００６４】
図４を参照して、この状態で、熱処理を行ない、変質層６を下の正常なレジスト層４とくっつける。これによって、変質したレジスト表面層６の剥がれを防止できる。また、ＤＵＶキュア処理によって、波長の短い光がレジスト表面層６に照射されるので、表面の残留エッチングガスが化学反応により除去されるという効果も生じ、残留ガスの悪影響が除去される。本実施の形態に係る工程を要約すると、次のとおりである。
【００６５】
ポリシリコンエッチ→ＤＵＶキュア（Ｎ2雰囲気）→ＨＦ液ウエットエッチング
実施の形態６
本実施の形態は、実施の形態３の変形例である。Ｎ2雰囲気の代わりに、Dry Air（乾燥空気）雰囲気中で、ＤＵＶキュア処理を行なう。この処理を行なうと、レジストの表面変質層と下の正常なレジスト層を交わらせて、これらを硬化するだけでなく、変質層が、Dry Air中のＯ2と、ＤＵＶ光により発生するＯ3（オゾン）とにより、数ｎｍ程度、除去されるという新たな効果が生じる。
【００６６】
本実施の形態の工程を要約すれば、次のとおりである。
ポリシリコンエッチ→ＤＵＶキュア（Dry Air雰囲気）→ＨＦ液ウエットエッチング
実施の形態７
本実施の形態は、変質した表面レジストを硬化することによって、変質部の剥がれを防止するものである。
【００６７】
図１９を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。このときの形成は成膜のみでも、成膜後にパターニングを行なうのどちらにも対応する。その後、第２の絶縁膜７を成膜後、第２の絶縁膜７の上に、レジストパターン４を形成する。レジストパターン４をマスクにして、第２の絶縁膜７とポリシリコン膜３をエッチングする。このとき、レジストパターン４の表面が変質する。図中、６は、変質したレジスト表面層を表わしている。
【００６８】
図２０を参照して、変質したレジスト表面層６を硬化するために、レジスト表面層６をＮ2雰囲気中で、ディープ紫外線キュア（以下、ＤＵＶキュア処理と略する）する。具体的には、波長約２５０ｎｍ〜６００ｎｍの光を、レジストパターン４に１００秒間照射し、シリコン基板１の載っているステージを約１００℃〜１５０℃まで昇温する。本実施の形態によれば、ＤＵＶ光で、変質した表面レジスト層６と下の正常なレジスト層４の感光基を分解し、これらを交わらせる。図中７は、交わってできた層を表わしている。
【００６９】
図２１を参照して、この状態で、熱処理を行ない、変質層６を下の正常なレジスト層４とくっつける。これによって、変質したレジスト表面層６の剥がれを防止できる。また、ＤＵＶキュア処理によって、波長の短い光がレジスト表面層６に照射されるので、表面の残留エッチングガスが化学反応により除去されるという効果も生じ、残留ガスの悪影響が除去される。本実施の形態に係る工程を要約すると、次のとおりである。
【００７０】
ポリシリコンエッチ→ＤＵＶキュア（Ｎ2雰囲気）→ＨＦ液ウエットエッチング
実施の形態８
本実施の形態は、実施の形態７の変形例である。Ｎ2雰囲気の代わりに、Dry Air（乾燥空気）雰囲気中で、ＤＵＶキュア処理を行なう。この処理を行なうと、レジストの表面変質層と下の正常なレジスト層を交わらせて、これらを硬化するだけでなく、変質層が、Dry Air中のＯ2と、ＤＵＶ光により発生するＯ3（オゾン）とにより、数ｎｍ程度、除去されるという新たな効果が生じる。
【００７１】
本実施の形態の工程を要約すれば、次のとおりである。
ポリシリコンエッチ→ＤＵＶキュア（Dry Air雰囲気）→ＨＦ液ウエットエッチング
実施の形態９
本実施の形態も、実施の形態５と７の変形例である。本実施の形態ではＤＵＶキュアを行なわず、ウェハをDry Air雰囲気で満たされたオーブン中で、たとえば１５０℃で、１時間、ベーキングする。変質層と下層の正常層の交わる効果は少ないが、変質層と下層の正常層が、接している部分で、硬化する際に、これらがつながることが期待できる。
【００７２】
本実施の形態の工程を要約すれば次のとおりである。
ポリシリコンエッチング→オーブン処理（１５０℃，１時間，Dry Air）→ＨＦ液ウエットエッチング
実施の形態１０
本実施の形態は、上述した発明を、実際の半導体装置に適用したものである。本実施の形態では、２層スタックトポリシリコン膜によりセルを形成する、フラッシュメモリの製造方法について述べる。
【００７３】
図５は、実施の形態１０に係る方法によって製造したフラッシュメモリの断面図である。フラッシュメモリは、半導体基板１を備える。半導体基板１の上にダミーゲート１４を含むダミーゲート領域が設けられている。半導体基板の上に、ダミーゲート領域を挟むようにメモリセル領域と周辺回路領域が設けられている。ダミーゲート領域は、半導体基板１の上に形成された分離酸化膜８を含む。分離酸化膜８の上に、第１導電層１０が設けられている。第１導電層１０の周辺回路領域側の端部１０ａはメモリセル領域側に後退している。第１導電層１０の上に絶縁層１１が設けられている。絶縁層１１の周辺回路領域側の端部１１ａはメモリセル領域側に後退している。分離酸化膜８の上に、第１導電層１０および絶縁層１１を覆うように、第２導電層１３が設けられている。
【００７４】
図５を参照して、メモリセルでは、フローティングゲート、ポリ−ポリ絶縁膜が必要だが、周辺回路では、これらの膜は不要である。
【００７５】
以下、図５に示すフラッシュメモリの製造方法について説明する。
図６を参照して、半導体基板１の上に、分離酸化膜８とトンネル酸化膜９を形成する。その後、半導体基板１の上に第１ポリシリコン層（フローティングゲートになるもの）１０をＸ方向（紙面に向かって水平方向。図中では表示しない）にエッチング後、ポリ−ポリ絶縁膜１１を形成する。
ポリ−ポリ絶縁膜１１の上に、その端部が分離酸化膜８上に位置し、かつメモリセル領域のみを覆う、レジストパターン１５を、写真製版処理によって形成する。
【００７６】
次に、図７を参照して、ＣＣｌ4あるいはＣＨＣｌ3などのフロロカーボン系のエッチングガスを用いて、レジストパターン１５をマスクにし、ポリ−ポリ絶縁膜１１をエッチングし、次に第１ポリシリコン層１０をエッチングする。
【００７７】
この後、連続して、トンネル酸化膜９をＨＦ液でエッチングすると、レジスト表面の変質層が剥がれるため、上述した実施の形態１−９の方法をここで適用する。すなわち、レジストパターン１５の表面の変質層を除去するか、あるいは、変質層とその下にある正常なレジスト層とをくっつけ、レジスト表面の変質層が剥がれるのを防止する。
【００７８】
次に、そのような処理を行なった後、レジストパターン１５をマスクにして、周辺回路領域のトンネル酸化膜９のエッチング除去を行なう。本発明の実施の形態では、上記実施の形態１または２を適用している。その後、レジストパターン１５を除去する。周辺回路領域にゲート酸化膜１２を形成する。
【００７９】
次に、図８を参照して、第２ポリシリコン層１３とエッチングマスク用酸化膜１６を半導体基板１の上に形成する。さて、本実施の形態によれば、レジスト表面の変質層が剥がれるのを防止する処理を行なうと、レジストパターン１５が、Ｏ2プラズマまたはエッチングシークエンス中に混入しているＯ2のために、後退する。そのため、トンネル酸化膜９のエッチング除去時、ポリ−ポリ絶縁膜１１が、従来のフローのものより、メモリセル領域側に後退して仕上がる。このため、後工程で、この領域で、すなわち、分離酸化膜８の上で、ダミーゲート１４を形成する際、急激な段差変化は生じない。すなわち、分離酸化膜８＋第２ポリシリコン層１３（矢印Ａ部分）からすぐに分離酸化膜８＋第１ポリシリコン層１０＋ポリ−ポリ絶縁層１１＋第２ポリシリコン層１３（矢印Ｃ部分）にいくという急激な段差変化は生じないで、分離酸化膜８＋第２ポリシリコン層１３（矢印Ａ部分）→分離酸化膜８＋第２ポリシリコン層１３＋第１ポリシリコン層１０（矢印Ｂ部分）→分離酸化膜８＋第２ポリシリコン層１３＋ポリ−ポリ絶縁膜１１＋第１ポリシリコン１０（矢印Ｃ部分）というように、段差が緩やかに推移する。したがって、この領域および周辺で、後工程における写真製版、加工処理が容易になるという利点が生じる。
【００８０】
図８と図９を参照して、エッチングマスク用酸化膜１６をパターニングし、メモリセルのコントロールゲート１３、周辺回路のトランジスタゲート１３をパターニングする。
【００８１】
図１０を参照して、メモリセル領域だけ、エッチングマスク用酸化膜１６を使って、ポリ−ポリ絶縁膜１１、フローティングゲート１０をエッチングする。これにより、図５に示す、フラッシュメモリが完成する。
【００８２】
実施の形態１１
ＳＲＡＭに本発明を適用した例を以下に示す。
【００８３】
図２２は、高抵抗負荷型ＳＲＡＭメモリセルの等価回路である。図中の記憶ノード１は、アクセストランジスタ１のソース、ドライバトランジスタ２のドレイン、ドライバトランジスタ１のゲートを結ぶ必要がある。
【００８４】
この部分に本発明を適用した例を以下に示す。
図２３は、たとえばＮ型基板５１中に作ったＰウェル５２内にフィールド酸化膜５３を作って分離を行ない、各トランジスタ共通のゲート酸化膜、ゲート電極、ポリシリコン５４を成膜した状態である。
【００８５】
次に、図２４を参照して、レジストパターン５５を形成し、いわゆるゲート直接コンタクト５６を作る。
【００８６】
すなわち、レジストパターン５５を作り、ポリシリコン５４をドライエッチングし、次にゲート酸化膜５６をウエットエッチングするが、このときに今まで述べてきたような、レジストパターン表面の異常が発生するため、既に述べた実施の形態を適用する。
【００８７】
図２５は、ゲート直接コンタクトと、ドライバトランジスタ１のゲート電極５７が完成した図である。図中のコンタクト、活性領域のｎ+領域が記憶ノード１に相当する。
【００８８】
この構造にディープ紫外光による手段を用いた場合、ゲート直接コンタクトの中の残留したエッチングガスの残留物、たとえば塩素（Ｃｌ2）とかカーボン（Ｃ）などが除去されるため、コンタクト抵抗が低く、ｎ+−Ｐウェル間に結晶欠陥が発生せず、すなわち記憶ノード１に蓄えられた電荷がリークしないという効果も期待できる。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 実施の形態１に係る製造方法を説明するための、半導体装置の断面図である。
【図２】 実施の形態５に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３】 実施の形態５に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図４】 実施の形態５に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図５】 実施の形態１０に係るフラッシュメモリの製造方法により製造した半導体装置の断面図である。
【図６】 実施の形態１０に係るフラッシュメモリの製造方法の順序の第１の工程における半導体装置の断面図である。
【図７】 実施の形態１０に係るフラッシュメモリの製造方法の順序の第２の工程における半導体装置の断面図である。
【図８】 実施の形態１０に係るフラッシュメモリの製造方法の順序の第３の工程における半導体装置の断面図である。
【図９】 実施の形態１０に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図１０】 実施の形態１０に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図１１】 従来のフラッシュメモリのメモリセルの断面図である。
【図１２】 従来のフラッシュメモリの製造方法の順序の第１の工程における半導体装置の断面図である。
【図１３】 従来のフラッシュメモリの製造方法の順序の第２の工程における半導体装置の断面図である。
【図１４】 従来のフラッシュメモリの製造方法の順序の第３の工程における半導体装置の断面図である。
【図１５】 従来のフラッシュメモリの製造方法の順序の第４の工程における半導体装置の断面図である。
【図１６】 従来の半導体装置の製造方法の問題点を示す第１の工程における半導体装置の断面図である。
【図１７】 従来の半導体装置の製造方法の問題点を示す第２の工程における半導体装置の断面図である。
【図１８】 実施の形態３に係る方法を説明するための半導体装置の断面図である。
【図１９】 実施の形態７に係る製造方法の順序の第１の工程における半導体装置の断面図である。
【図２０】 実施の形態７に係る製造方法の順序の第２の工程における半導体装置の断面図である。
【図２１】 実施の形態７に係る製造方法の順序の第３の工程における半導体装置の断面図である。
【図２２】 高抵抗負荷型ＳＲＡＭメモリセルの等価回路図である。
【図２３】 実施の形態１１に係る方法の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２４】 実施の形態１１に係る方法の製造方法の順序の第２の工程における半導体装置の断面図である。
【図２５】 実施の形態１１に係る方法の製造方法の順序の第３の工程における半導体装置の断面図である。
【符号の説明】
１ 半導体基板、２ 絶縁膜、３ 導電層、４ レジストパターン。
【発明の属する技術分野】
この発明は、一般に、半導体装置の製造方法に関するものであり、より特定的には、ドライエッチとウエットエッチを連続して行なう工程を含む半導体装置の製造方法に関する。この発明は、また、ドライエッチおよびウエットエッチを連続して行なう工程を含む、フラッシュメモリの製造方法に関する。この発明は、そのような製造方法により製造したフラッシュメモリに関する。この発明は、さらに、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと略する）の製造方法に関する。
【０００２】
【従来の技術】
図１１は、従来のフラッシュメモリのメモリセルの断面図である。
【０００３】
図１１を参照して、Ｐ型不純物を含む半導体基板１の表面中にＰ型不純物領域１ａが形成されている。半導体基板１の上に、トンネル酸化膜３を介在させてフローティングゲート４が形成されている。Ｐ型不純物領域１ａの表面中であって、フローティングゲート４の両側にソース／ドレイン領域２ａ，２ｂが形成されている。フローティングゲート４の上に絶縁膜８が形成されている。絶縁膜８の上にコントロールゲート９が形成されている。コントロールゲート９を覆うように、半導体基板１の上に絶縁層１０，１１が形成されている。
【０００４】
次に、フラッシュメモリの動作について説明する。
書込動作においては、ドレイン領域２ｂに６〜８Ｖ程度のドレイン電圧を、コントロールゲート９に１０〜１５Ｖ程度のゲート電圧を印加する。ソース領域２ａと半導体基板１の電位は接地電位に保たれる。このとき、チャネル領域２ｃには数百μＡの電流が流れる。ソース領域２ａからドレイン領域２ｂに流れた電子のうち、ドレイン領域２ｂ近傍で加速された電子は、高エネルギを有する電子（ホットエレクトロン）となる。この電子は、コントロールゲート９に印加されたゲート電圧による電界のため、矢印１２の方向に流れ、フローティングゲート４に注入される。フローティングゲート４に電子の蓄積が行なわれると、トランジスタのしきい値電圧が高くなる。このしきい値電圧が一定値よりも高くなった場合が“０”と呼ばれる状態である。
【０００５】
次に、データ消去動作について説明する。まず、ソース領域２ａに１０〜１５Ｖ程度のソース電圧を印加し、コントロールゲート９と半導体基板１は接地電位に保持する。次に、ドレイン領域２ｂをフローティングとし、ソース領域２ａに印加するソース電圧による電界により、フローティングゲート４に蓄積されていた電子は、矢印１３の方向に、トンネル絶縁膜３を通過して半導体基板１内に流れる。このようにしてフローティングゲート４内部に蓄積されていた電子が引抜かれることによって、トランジスタのしきい値が高くなる。このしきい値電圧が所定の値より低い状態が、“１”と呼ばれるデータを消去された状態である。この消去状態によって、同一半導体装置内に形成されたメモリセルの一括消去が可能となる。さらに、読出動作においては、コントロールゲート９に５Ｖ程度のゲート電圧を印加し、ドレイン領域２ｂに１〜２Ｖ程度のドレイン電圧を印加したときに、チャネル領域２ｃに電流が流れるかどうか、つまり、トランジスタがＯＮ状態かＯＦＦ状態かによってデータが“１”か“０”かの判定をするというものである。
【０００６】
次に、上記のように構成されるフラッシュメモリの製造方法について説明する。
【０００７】
まず、図１２を参照して、単結晶シリコンからなる半導体基板１上にメモリセル同士、周辺回路のトランジスタ同士およびセルと周辺トランジスタを分離する素子分離酸化膜を形成した後、メモリセルが形成されるＰ型不純物領域１ａを形成した後、基板の上面を酸化し、二酸化シリコン（ＳｉＯ2）からなるトンネル絶縁膜３を形成する。
【０００８】
図１３を参照して、トンネル絶縁膜３上に、ＣＶＤ（Chemical Vapor Deposition）技術によって、多結晶シリコンを積層し、これをメモリセル領域のみＸ方向（紙面に向かって水平方向。図中では表示しない）にエッチングして、フローティングゲート４を形成する。次に、同様にＣＶＤ技術によって、絶縁膜８（たとえば、シリコン窒化（ＳｉＮ）膜、シリコン酸化膜）を形成する。次に、周辺回路領域の絶縁膜８、上記多結晶シリコン、トンネル絶縁膜３を除去する。次に、多結晶シリコン（ポリシリコン）（フローティングゲート）４の形成と同じ要領で、ＣＶＤ技術によって、コントロールゲート９となる多結晶シリコンを積層する。
【０００９】
次に、図１４を参照して、多結晶シリコンを形成した領域のうち、ゲート電極として残したい領域については、その上部にレジストパターン１４をＹ方向（紙面に向かって垂直方向）に形成し、レジストパターン１４をマスクとして、トンネル絶縁膜３の表面が露出するまで異方性エッチングを行なう。
【００１０】
その後、レジストパターン１４をプラズマアッシング等の方法を用いて除去する。
【００１１】
図１５を参照して、矢印１５の方向に沿って不純物イオンを注入し、Ｐ型不純物領域１ａの上部にＰ型不純物領域１ａよりも不純物濃度が大きなＮ型高濃度不純物領域（ソース／ドレイン領域）２ａ，２ｂの形成を行なう。その後、図１１に戻って、ＣＶＤ技術等を用いてシリコン酸化膜からなる絶縁層１０，１１を、保護膜として形成することで、フラッシュメモリが完成する。
【００１２】
【発明が解決しようとする課題】
以上のように構成される半導体装置の製造方法の問題点について、簡略化した図面を用いて説明する。
【００１３】
図１６を参照して、シリコン基板１の上に、ＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上に、ポリシリコン膜３を堆積する。ポリシリコン膜３の上に、写真製版により、レジストパターン４を形成する。レジストパターン４をマスクにして、ポリシリコン膜３をドライエッチングし、続いて、連続的にＳｉＯ2膜２を、フッ酸（ＨＦ）液によりエッチングする。
【００１４】
このとき、図１７を参照して、フッ酸液で処理する際に、ポリシリコン膜３のドライエッチング時に、変質した、レジストパターン４の表面層５が剥がれる。剥がれたレジスト表面層５がシリコン基板１の上に再付着し、この剥がれたレジスト表面層５の下のＳｉＯ2膜２のエッチングが阻害されるという問題点があった。また、剥がれたレジスト表面層５が、フッ酸処理槽中に流出し、異物として槽を汚染するという問題点があった。
【００１５】
そして、ポリシリコンエッチングを、塩素（Ｃｌ）系のガスを使って行なった場合に、特にこのような問題が発生しやすかった。
【００１６】
また、ポリシリコン膜の上に絶縁膜、たとえばＳｉＯ2膜、ＳｉＮ膜が堆積されている場合に、ＳｉＯ2／ＳｉＮ膜をドライエッチングし、ポリシリコン膜をドライエッチングし、次に、ＳｉＯ2膜をフッ酸液でウエットエッチングするという連続処理を行なうと、一層このような問題が発生しやすかった。
【００１７】
この発明は、上記のような問題点を解決するためになされたもので、レジストパターンの表面変質層が剥がれることを防止することができるように改良された半導体装置の製造方法を提供することにある。
【００１８】
この発明の他の目的は、レジストパターンの表面変質層が剥がれないように改良された、フラッシュメモリの製造方法を提供することにある。
【００１９】
この発明の他の目的は、レジストパターンの表面変質層が剥がれないように改良された、スタティックランダムアクセスメモリの製造方法の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
請求項１に係る半導体装置の製造方法においては、まず、半導体基板の上に、絶縁膜と導電層を順次形成する。このときの形成は、成膜のみの場合と、成膜後にパターニングを行なう場合との、どちらにも対応する（第１工程）。上記導電層の上にレジストパターンを形成する（第２工程）。上記レジストパターンをマスクに用いて、上記導電層をドライエッチングする（第３工程）。上記レジストパターン上に形成された、第３工程のドライエッチング時に変質したレジストパターンの表面層を削る（第４工程）。上記レジストパターンをマスクに用いて、上記絶縁膜をウエットエッチングする（第５工程）。
【００２１】
この発明によれば、レジストパターンの表層部を一部削るので、変質したレジストパターンの表面が除去される。
【００２２】
請求項２に係る半導体装置の製造方法においては、上記第４工程を、Ｏ2プラズマを用いるエッチングにより行なう。
【００２３】
請求項３に係る半導体装置の製造方法においては、まず半導体基板の上に絶縁膜と導電層を順次形成する（第１工程）。上記導電層の上にレジストパターンを形成する（第２工程）。上記レジストパターンをマスクに用いて、導電層をドライエッチングする（第３工程）。上記レジストパターンをマスクに用いて、絶縁膜をウエットエッチングする（第４工程）。上記第３工程は、導電層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第３工程の中で、レジストパターン上に形成された、第３工程のドライエッチング時に変質したレジストパターンの表面層を削る。
【００２９】
請求項４に係るフラッシュメモリの製造方法においては、まず、半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する（第１工程）。上記半導体基板の表面上にトンネル酸化膜を形成する（第２工程）。上記トンネル酸化膜の上に第１ポリシリコン層を形成する（第３工程）。上記トンネル酸化膜と上記第１ポリシリコン層を所望の形にパターニングする（第４工程）。上記第１ポリシリコン層の上に絶縁膜を形成する（第５工程）。上記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ上記メモリセル領域のみを覆う、レジストパターンを形成する（第６工程）。上記レジストパターンをマスクに用いて、上記周辺回路領域の上にある、上記絶縁膜および上記第１ポリシリコン層をドライエッチングにより除去する（第７工程）。上記レジストパターン上に形成された、第７工程のドライエッチング時に変質したレジストパターンの表面層を削る（第８工程）。上記レジストパターンを再びマスクに用いて、上記周辺回路領域の上にある上記トンネル酸化膜をウエットエッチングにより除去する（第９工程）。上記レジストパターンを除去する（第１０工程）。上記半導体基板の上であって、前記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する（第１１工程）。上記半導体基板の上に第２ポリシリコン層を形成する（第１２工程）。上記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する（第１３工程）。上記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する（第１４工程）。上記絶縁膜および上記第１ポリシリコン層をパターニングし、フローティングゲートを形成する（第１５工程）。
【００３０】
この発明によれば、レジストパターンの表層部を一部削るので、レジストパターンの表面変質層が除去される。
【００３２】
請求項５に係る半導体装置の製造方法においては、請求項１の製法において、上記導電層はポリシリコン膜であり、上記ドライエッチングは塩素ガスを用いて行なわれる。
【００３３】
請求項６に係るフラッシュメモリの製造方法においては、請求項４の第７工程におけるドライエッチングを、塩素ガスを用いて行なう。
【００３４】
請求項７に係る半導体装置の製造方法においては、まず半導体基板の上に絶縁膜と導電層を順次形成する（第１工程）。第２の絶縁膜を形成する（第２工程）。上記第２の絶縁膜の上にレジストパターンを形成する（第３工程）。上記レジストパターンをマスクに用いて、上記第２の絶縁膜と導電層をドライエッチングする（第４工程）。上記レジストパターン上に形成された、第４工程のドライエッチング時に変質したレジストパターンの表面層を削る（第５工程）。上記レジストパターンをマスクに用いて、上記絶縁膜をウエットエッチングする（第６工程）。
【００３５】
請求項８に係る半導体装置の製造方法においては、上記第５工程を、Ｏ2プラズマを用いるエッチングにより行なう。
【００３６】
請求項９に係る半導体装置の製造方法においては、まず半導体基板の上に絶縁膜と導電層を順次形成する（第１工程）。第２の絶縁膜を形成する（第２工程）。上記第２の絶縁膜の上にレジストパターンを形成する（第３工程）。上記レジストパターンをマスクに用いて、第２の絶縁膜と導電層をドライエッチングする（第４工程）。上記レジストパターンをマスクに用いて、上記絶縁膜をウエットエッチングする（第５工程）。上記第４工程は、上記第２の絶縁膜と導電層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第４工程の中で、レジストパターン上に形成された、第４工程のドライエッチング時に変質したレジストパターンの表面層を削る。
【００４１】
請求項１０に係るフラッシュメモリの製造方法においては、まず、半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する（第１工程）。上記半導体基板の表面上にトンネル酸化膜を形成する（第２工程）。上記トンネル酸化膜の上に第１ポリシリコン層を形成する（第３工程）。上記トンネル酸化膜と上記第１ポリシリコン層を所望の形にパターニングする（第４工程）。上記第１ポリシリコン層の上に絶縁膜を形成する（第５工程）。上記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ上記メモリセル領域のみを覆う、レジストパターンを形成する（第６工程）。上記レジストパターンをマスクに用いて、上記周辺回路領域の上にある、上記絶縁膜および上記第１ポリシリコン層をドライエッチングにより除去する（第７工程）。上記レジストパターン上に形成された、第７工程のドライエッチング時に変質したレジストパターンの表面層を、Ｏ 2 プラズマを用いるエッチングにより削る（第８工程）。上記レジストパターンを再びマスクに用いて、上記周辺回路領域の上にある上記トンネル酸化膜をウエットエッチングにより除去する（第９工程）。上記レジストパターンを除去する（第１０工程）。上記半導体基板の上であって、上記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する（第１１工程）。上記半導体基板の上に第２ポリシリコン層を形成する（第１２工程）。上記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する（第１３工程）。上記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する（第１４工程）。上記絶縁膜および上記第１ポリシリコン層をパターニングし、フローティングゲートを形成する（第１５工程）。
【００４２】
請求項１１に係るフラッシュメモリの製造方法においては、まず半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する（第１工程）。上記半導体基板の表面上にトンネル酸化膜を形成する（第２工程）。上記トンネル酸化膜の上に第１ポリシリコン層を形成する（第３工程）。上記トンネル酸化膜と第１ポリシリコン層を所望の形にパターニングする（第４工程）。上記第１ポリシリコン層の上に絶縁膜を形成する（第５工程）。上記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつメモリセル領域のみを覆う、レジストパターンを形成する（第６工程）。上記レジストパターンをマスクに用いて、周辺回路領域の上にある、絶縁膜および第１ポリシリコン層をドライエッチングにより除去する（第７工程）。上記レジストパターンを再びマスクに用いて、周辺回路領域の上にあるトンネル酸化膜をウエットエッチングにより除去する（第８工程）。上記レジストパターンを除去する（第９工程）。上記半導体基板の上であって、周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する（第１０工程）。上記半導体基板の上に第２ポリシリコン層を形成する（第１１工程）。上記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する（第１２工程）。上記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する（第１３工程）上記絶縁膜および第１ポリシリコン層をパターニングし、フローティングゲートを形成する（第１４工程）。上記第７工程は、第１ポリシリコン層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第７工程の中で、レジストパターン上に形成された、第７工程のドライエッチング時に変質したレジストパターンの表面層を、Ｏ 2 プラズマを用いるエッチングにより削る。
【００４７】
請求項１２に係るＳＲＡＭの製造方法においては、まず、半導体基板の表面に、分離酸化膜を形成する（第１工程）。上記半導体基板上にゲート酸化膜を成膜する（第２工程）。上記ゲート酸化膜上に第１ポリシリコン層を成膜する（第３工程）。活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する（第４工程）。上記レジストパターンをマスクとして、上記第１ポリシリコン層をドライエッチングにより除去する（第５工程）。上記レジストパターン上に形成された、第５工程のドライエッチング時に変質したレジストパターンの表面層を削る（第６工程）。上記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜をウエットエッチングにより除去する（第７工程）。上記レジストパターンを除去する（第８工程）。第２ポリシリコン層を形成する（第９工程）。アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する（第１０工程）。上記レジストパターンをマスクとして、上記第１ポリシリコン層、上記第２ポリシリコン層をドライエッチングする（第１１工程）。上記レジストパターンを除去する（第１２工程）。ｎ領域のみにｎ型不純物をドーピングする（第１３工程）。熱処理を行なう（第１４工程）。
【００４８】
請求項１３に係るＳＲＡＭの製造方法においては、上記第６工程をＯ2プラズマを用いたエッチングにより行なう。
【００４９】
請求項１４に係るＳＲＡＭの製造方法においては、まず半導体基板の表面に、分離酸化膜を形成する（第１工程）。上記半導体基板の上にゲート酸化膜を成膜する（第２工程）。上記ゲート酸化膜上に第１ポリシリコン層を成膜する（第３工程）。上記活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する（第４工程）。上記レジストパターンをマスクとして、第１ポリシリコン層をドライエッチングにより除去する（第５工程）。上記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜をウエットエッチングにより除去する（第６工程）。上記レジストパターンを除去する（第７工程）。第２ポリシリコン層を形成する（第８工程）。アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する（第９工程）。上記レジストパターンをマスクとして、第１ポリシリコン層、第２ポリシリコン層をドライエッチングする（第１０工程）。上記レジストパターンを除去する（第１１工程）。ｎ領域のみにｎ型不純物をドーピングする（第１２工程）。熱処理を行なう（第１３工程）。上記第５工程は、第１ポリシリコン層をドライエッチングするメインエッチング工程と、メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含む。上記第５工程の中で、レジストパターン上に形成された、第５工程のドライエッチング時に変質したレジストパターンの表面層を削る。
【００５０】
請求項２８に係るＳＲＡＭの製造方法においては、まず、半導体基板の表面に、分離酸化膜を形成する（第１工程）。上記半導体基板上にゲート酸化膜を成膜する（第２工程）。上記ゲート酸化膜上に第１ポリシリコン層を成膜する（第３工程）。活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する（第４工程）。上記レジストパターンをマスクとして、上記第１ポリシリコン層をドライエッチングにより除去する（第５工程）。上記レジストパターン表面の変質層と表面より下にある正常な部分をくっつけ、これらを剥がれなくする（第６工程）。上記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜を除去する（第７工程）。上記レジストパターンを除去する（第８工程）。第２のポリシリコン層を形成する（第９工程）。アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する（第１０工程）。上記レジストパターンをマスクとして、第１のポリシリコン層、第２のポリシリコン層をドライエッチングする（第１１工程）。上記レジストパターンを除去する（第１２工程）。ｎ領域のみにｎ型不純物をドーピングする（第１３工程）。熱処理を行なう（第１４工程）。
【００５１】
請求項２９に記載のＳＲＡＭの製造方法においては、上記第６工程は、Ｎ2雰囲気中で上記レジストパターンの表面にディープ紫外光を照射し、その後、該レジストパターンを熱処理する工程を含む。
【００５２】
請求項３０に係るＳＲＡＭの製造方法においては、上記第６工程は、乾燥空気雰囲気中で上記レジストパターンの表面にディープ紫外光を照射し、その後、該レジストパターンを熱処理する工程を含む。
【００５３】
請求項３１に記載のＳＲＡＭの製造方法においては、上記第６工程は、乾燥空気雰囲気中、上記レジストパターンを熱処理することにより行なう。
【００５４】
【発明の実施の形態】
本発明の実施の形態は、写真製版−ポリシリコンドライエッチング−ＨＦ液ウエットエッチングを、連続的に行なうまたは写真製版−シリコン酸化膜ドライエッチング−ポリシリコンドライエッチング−ＨＦ液ウエットエッチングを連続的に行なう、という工程を含む半導体装置の製造方法のすべてについて適用される。以下、実施の形態を図について説明する。
【００５５】
実施の形態１
図１を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。このときの形成は、成膜のみでも、成膜後にパターニングを行なうのどちらにも対応する。ポリシリコン膜３の上にレジストパターン４を形成する。レジストパターン４をマスクにして、ポリシリコン膜３をエッチングする。その後、Ｏ2プラズマ処理（アッシング処理）を行なう。Ｏ2プラズマ処理は、ポリシリコン膜３のエッチングのシークエンス中、または別装置で行なわれる。レジストパターン４の表面を、約１０ｎｍ除去した後、レジストパターン４をマスクにして、ＳｉＯ2膜２の、ＨＦ液処理を行なう。本発明の実施の形態によれば、Ｏ2プラズマ処理により、レジストパターン４の表層部を一部除去しているので、図１７に示す従来方法によって生じた問題点は解消される。すなわち、剥がれたレジスト表面変質層がＳｉＯ2膜２のエッチングを妨げるという問題は生じない。なお、ＨＦ液処理の前に、レジストパターン４が、元のパターンの位置より後退している（点線で示した分だけ水平方向に後退している）が、問題は生じない。
【００５６】
実施の形態２
本実施の形態も、変質レジストを除去する目的で行なわれる。本実施の形態では、ポリシリコンのエッチングのシークエンスの中で、変質レジストの除去が行なわれる。すなわち、ポリシリコン膜のメインエッチ、オーバーエッチング後に、Ｏ2を混入したエッチングを行なう。たとえば、次のようなエッチングシークエンスで行なう。
【００５７】
メインエッチング→Ｃｌ2ガスを用いるオーバーエッチング→Ｃｌ2＋Ｏ2ガスを用いる後処理
この場合は、Ｏ2プラズマ処理とは異なるため、レジストパターンの後退は少なくなる。なお、Ｏ2ガスを混入したエッチングは、オーバーエッチングの途中から行なってもよい。
【００５８】
実施の形態３
図１８を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。このときの形成は成膜のみでも、成膜後にパターニングを行なうのどちらにも対応する。その後、第２の絶縁膜７を成膜後、第２の絶縁膜７の上に、レジストパターン４を形成する。レジストパターン４をマスクにして、第２の絶縁膜７とポリシリコン膜３をエッチングする。その後、Ｏ2プラズマ処理（アッシング処理）を行なう。Ｏ2プラズマ処理は、ポリシリコン膜３のエッチングのシークエンス中、または別装置で行なわれる。レジストパターン４の表面を、約１０ｎｍ除去した後、レジストパターン４をマスクにして、ＳｉＯ2膜２の、ＨＦ液処理を行なう。本発明の実施の形態によれば、Ｏ2プラズマ処理により、レジストパターン４の表層部を一部除去しているので、図１７に示す従来方法によって生じた問題点は解消される。すなわち、剥がれたレジスト表面変質層がＳｉＯ2膜２のエッチングを妨げるという問題は生じない。なお、ＨＦ液処理の前に、レジストパターン４が、元のパターンの位置より後退している（点線で示した分だけ水平方向に後退している）が、問題は生じない。
【００５９】
実施の形態４
本実施の形態も、変質レジストを除去する目的で行なわれる。本実施の形態では、第２の絶縁膜７のエッチング後、ポリシリコンのエッチングのシークエンスの中で、変質レジストの除去が行なわれる。すなわち、ポリシリコン膜のメインエッチ、オーバエッチング後に、Ｏ2を混入したエッチングを行なう。たとえば、次のようなエッチングシークエンスで行なう。
【００６０】
メインエッチング→Ｃｌ2ガスを用いるオーバエッチング→Ｃｌ2＋Ｏ2ガスを用いる後処理
この場合は、Ｏ2プラズマ処理とは異なるため、レジストパターンの後退は少なくなる。なお、Ｏ2ガスを混入したエッチングは、オーバエッチングの途中から行なってもよい。
【００６１】
実施の形態５
本実施の形態は、変質した表面レジストを硬化することによって、変質部の剥がれを防止するものである。
【００６２】
図２を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。ポリシリコン膜３の上に、レジストパターン４を形成する。レジストパターン４をマスクにして、ポリシリコン膜３をエッチングする。このとき、レジストパターン４の表面が変質する。図中、６は、変質したレジスト表面層を表わしている。
【００６３】
図３を参照して、変質したレジスト表面層６を硬化するために、レジスト表面層６をＮ2雰囲気中で、ディープ紫外線キュア（以下、ＤＵＶキュア処理と略す）する。具体的には、波長約２５０ｎｍ〜６００ｎｍの光を、レジストパターン４に１００秒間照射し、シリコン基板１の載っているステージを約１００℃〜１５０℃まで昇温する。本実施の形態によれば、ＤＵＶ光で、変質した表面レジスト層６と下の正常なレジスト層４の感光基を分解し、これらを交わらせる。図中７は、交わってできた層を表わしている。
【００６４】
図４を参照して、この状態で、熱処理を行ない、変質層６を下の正常なレジスト層４とくっつける。これによって、変質したレジスト表面層６の剥がれを防止できる。また、ＤＵＶキュア処理によって、波長の短い光がレジスト表面層６に照射されるので、表面の残留エッチングガスが化学反応により除去されるという効果も生じ、残留ガスの悪影響が除去される。本実施の形態に係る工程を要約すると、次のとおりである。
【００６５】
ポリシリコンエッチ→ＤＵＶキュア（Ｎ2雰囲気）→ＨＦ液ウエットエッチング
実施の形態６
本実施の形態は、実施の形態３の変形例である。Ｎ2雰囲気の代わりに、Dry Air（乾燥空気）雰囲気中で、ＤＵＶキュア処理を行なう。この処理を行なうと、レジストの表面変質層と下の正常なレジスト層を交わらせて、これらを硬化するだけでなく、変質層が、Dry Air中のＯ2と、ＤＵＶ光により発生するＯ3（オゾン）とにより、数ｎｍ程度、除去されるという新たな効果が生じる。
【００６６】
本実施の形態の工程を要約すれば、次のとおりである。
ポリシリコンエッチ→ＤＵＶキュア（Dry Air雰囲気）→ＨＦ液ウエットエッチング
実施の形態７
本実施の形態は、変質した表面レジストを硬化することによって、変質部の剥がれを防止するものである。
【００６７】
図１９を参照して、シリコン基板１の上にＳｉＯ2膜２を形成する。ＳｉＯ2膜２の上にポリシリコン膜３を形成する。このときの形成は成膜のみでも、成膜後にパターニングを行なうのどちらにも対応する。その後、第２の絶縁膜７を成膜後、第２の絶縁膜７の上に、レジストパターン４を形成する。レジストパターン４をマスクにして、第２の絶縁膜７とポリシリコン膜３をエッチングする。このとき、レジストパターン４の表面が変質する。図中、６は、変質したレジスト表面層を表わしている。
【００６８】
図２０を参照して、変質したレジスト表面層６を硬化するために、レジスト表面層６をＮ2雰囲気中で、ディープ紫外線キュア（以下、ＤＵＶキュア処理と略する）する。具体的には、波長約２５０ｎｍ〜６００ｎｍの光を、レジストパターン４に１００秒間照射し、シリコン基板１の載っているステージを約１００℃〜１５０℃まで昇温する。本実施の形態によれば、ＤＵＶ光で、変質した表面レジスト層６と下の正常なレジスト層４の感光基を分解し、これらを交わらせる。図中７は、交わってできた層を表わしている。
【００６９】
図２１を参照して、この状態で、熱処理を行ない、変質層６を下の正常なレジスト層４とくっつける。これによって、変質したレジスト表面層６の剥がれを防止できる。また、ＤＵＶキュア処理によって、波長の短い光がレジスト表面層６に照射されるので、表面の残留エッチングガスが化学反応により除去されるという効果も生じ、残留ガスの悪影響が除去される。本実施の形態に係る工程を要約すると、次のとおりである。
【００７０】
ポリシリコンエッチ→ＤＵＶキュア（Ｎ2雰囲気）→ＨＦ液ウエットエッチング
実施の形態８
本実施の形態は、実施の形態７の変形例である。Ｎ2雰囲気の代わりに、Dry Air（乾燥空気）雰囲気中で、ＤＵＶキュア処理を行なう。この処理を行なうと、レジストの表面変質層と下の正常なレジスト層を交わらせて、これらを硬化するだけでなく、変質層が、Dry Air中のＯ2と、ＤＵＶ光により発生するＯ3（オゾン）とにより、数ｎｍ程度、除去されるという新たな効果が生じる。
【００７１】
本実施の形態の工程を要約すれば、次のとおりである。
ポリシリコンエッチ→ＤＵＶキュア（Dry Air雰囲気）→ＨＦ液ウエットエッチング
実施の形態９
本実施の形態も、実施の形態５と７の変形例である。本実施の形態ではＤＵＶキュアを行なわず、ウェハをDry Air雰囲気で満たされたオーブン中で、たとえば１５０℃で、１時間、ベーキングする。変質層と下層の正常層の交わる効果は少ないが、変質層と下層の正常層が、接している部分で、硬化する際に、これらがつながることが期待できる。
【００７２】
本実施の形態の工程を要約すれば次のとおりである。
ポリシリコンエッチング→オーブン処理（１５０℃，１時間，Dry Air）→ＨＦ液ウエットエッチング
実施の形態１０
本実施の形態は、上述した発明を、実際の半導体装置に適用したものである。本実施の形態では、２層スタックトポリシリコン膜によりセルを形成する、フラッシュメモリの製造方法について述べる。
【００７３】
図５は、実施の形態１０に係る方法によって製造したフラッシュメモリの断面図である。フラッシュメモリは、半導体基板１を備える。半導体基板１の上にダミーゲート１４を含むダミーゲート領域が設けられている。半導体基板の上に、ダミーゲート領域を挟むようにメモリセル領域と周辺回路領域が設けられている。ダミーゲート領域は、半導体基板１の上に形成された分離酸化膜８を含む。分離酸化膜８の上に、第１導電層１０が設けられている。第１導電層１０の周辺回路領域側の端部１０ａはメモリセル領域側に後退している。第１導電層１０の上に絶縁層１１が設けられている。絶縁層１１の周辺回路領域側の端部１１ａはメモリセル領域側に後退している。分離酸化膜８の上に、第１導電層１０および絶縁層１１を覆うように、第２導電層１３が設けられている。
【００７４】
図５を参照して、メモリセルでは、フローティングゲート、ポリ−ポリ絶縁膜が必要だが、周辺回路では、これらの膜は不要である。
【００７５】
以下、図５に示すフラッシュメモリの製造方法について説明する。
図６を参照して、半導体基板１の上に、分離酸化膜８とトンネル酸化膜９を形成する。その後、半導体基板１の上に第１ポリシリコン層（フローティングゲートになるもの）１０をＸ方向（紙面に向かって水平方向。図中では表示しない）にエッチング後、ポリ−ポリ絶縁膜１１を形成する。
ポリ−ポリ絶縁膜１１の上に、その端部が分離酸化膜８上に位置し、かつメモリセル領域のみを覆う、レジストパターン１５を、写真製版処理によって形成する。
【００７６】
次に、図７を参照して、ＣＣｌ4あるいはＣＨＣｌ3などのフロロカーボン系のエッチングガスを用いて、レジストパターン１５をマスクにし、ポリ−ポリ絶縁膜１１をエッチングし、次に第１ポリシリコン層１０をエッチングする。
【００７７】
この後、連続して、トンネル酸化膜９をＨＦ液でエッチングすると、レジスト表面の変質層が剥がれるため、上述した実施の形態１−９の方法をここで適用する。すなわち、レジストパターン１５の表面の変質層を除去するか、あるいは、変質層とその下にある正常なレジスト層とをくっつけ、レジスト表面の変質層が剥がれるのを防止する。
【００７８】
次に、そのような処理を行なった後、レジストパターン１５をマスクにして、周辺回路領域のトンネル酸化膜９のエッチング除去を行なう。本発明の実施の形態では、上記実施の形態１または２を適用している。その後、レジストパターン１５を除去する。周辺回路領域にゲート酸化膜１２を形成する。
【００７９】
次に、図８を参照して、第２ポリシリコン層１３とエッチングマスク用酸化膜１６を半導体基板１の上に形成する。さて、本実施の形態によれば、レジスト表面の変質層が剥がれるのを防止する処理を行なうと、レジストパターン１５が、Ｏ2プラズマまたはエッチングシークエンス中に混入しているＯ2のために、後退する。そのため、トンネル酸化膜９のエッチング除去時、ポリ−ポリ絶縁膜１１が、従来のフローのものより、メモリセル領域側に後退して仕上がる。このため、後工程で、この領域で、すなわち、分離酸化膜８の上で、ダミーゲート１４を形成する際、急激な段差変化は生じない。すなわち、分離酸化膜８＋第２ポリシリコン層１３（矢印Ａ部分）からすぐに分離酸化膜８＋第１ポリシリコン層１０＋ポリ−ポリ絶縁層１１＋第２ポリシリコン層１３（矢印Ｃ部分）にいくという急激な段差変化は生じないで、分離酸化膜８＋第２ポリシリコン層１３（矢印Ａ部分）→分離酸化膜８＋第２ポリシリコン層１３＋第１ポリシリコン層１０（矢印Ｂ部分）→分離酸化膜８＋第２ポリシリコン層１３＋ポリ−ポリ絶縁膜１１＋第１ポリシリコン１０（矢印Ｃ部分）というように、段差が緩やかに推移する。したがって、この領域および周辺で、後工程における写真製版、加工処理が容易になるという利点が生じる。
【００８０】
図８と図９を参照して、エッチングマスク用酸化膜１６をパターニングし、メモリセルのコントロールゲート１３、周辺回路のトランジスタゲート１３をパターニングする。
【００８１】
図１０を参照して、メモリセル領域だけ、エッチングマスク用酸化膜１６を使って、ポリ−ポリ絶縁膜１１、フローティングゲート１０をエッチングする。これにより、図５に示す、フラッシュメモリが完成する。
【００８２】
実施の形態１１
ＳＲＡＭに本発明を適用した例を以下に示す。
【００８３】
図２２は、高抵抗負荷型ＳＲＡＭメモリセルの等価回路である。図中の記憶ノード１は、アクセストランジスタ１のソース、ドライバトランジスタ２のドレイン、ドライバトランジスタ１のゲートを結ぶ必要がある。
【００８４】
この部分に本発明を適用した例を以下に示す。
図２３は、たとえばＮ型基板５１中に作ったＰウェル５２内にフィールド酸化膜５３を作って分離を行ない、各トランジスタ共通のゲート酸化膜、ゲート電極、ポリシリコン５４を成膜した状態である。
【００８５】
次に、図２４を参照して、レジストパターン５５を形成し、いわゆるゲート直接コンタクト５６を作る。
【００８６】
すなわち、レジストパターン５５を作り、ポリシリコン５４をドライエッチングし、次にゲート酸化膜５６をウエットエッチングするが、このときに今まで述べてきたような、レジストパターン表面の異常が発生するため、既に述べた実施の形態を適用する。
【００８７】
図２５は、ゲート直接コンタクトと、ドライバトランジスタ１のゲート電極５７が完成した図である。図中のコンタクト、活性領域のｎ+領域が記憶ノード１に相当する。
【００８８】
この構造にディープ紫外光による手段を用いた場合、ゲート直接コンタクトの中の残留したエッチングガスの残留物、たとえば塩素（Ｃｌ2）とかカーボン（Ｃ）などが除去されるため、コンタクト抵抗が低く、ｎ+−Ｐウェル間に結晶欠陥が発生せず、すなわち記憶ノード１に蓄えられた電荷がリークしないという効果も期待できる。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】 実施の形態１に係る製造方法を説明するための、半導体装置の断面図である。
【図２】 実施の形態５に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図３】 実施の形態５に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図４】 実施の形態５に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図５】 実施の形態１０に係るフラッシュメモリの製造方法により製造した半導体装置の断面図である。
【図６】 実施の形態１０に係るフラッシュメモリの製造方法の順序の第１の工程における半導体装置の断面図である。
【図７】 実施の形態１０に係るフラッシュメモリの製造方法の順序の第２の工程における半導体装置の断面図である。
【図８】 実施の形態１０に係るフラッシュメモリの製造方法の順序の第３の工程における半導体装置の断面図である。
【図９】 実施の形態１０に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図１０】 実施の形態１０に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図１１】 従来のフラッシュメモリのメモリセルの断面図である。
【図１２】 従来のフラッシュメモリの製造方法の順序の第１の工程における半導体装置の断面図である。
【図１３】 従来のフラッシュメモリの製造方法の順序の第２の工程における半導体装置の断面図である。
【図１４】 従来のフラッシュメモリの製造方法の順序の第３の工程における半導体装置の断面図である。
【図１５】 従来のフラッシュメモリの製造方法の順序の第４の工程における半導体装置の断面図である。
【図１６】 従来の半導体装置の製造方法の問題点を示す第１の工程における半導体装置の断面図である。
【図１７】 従来の半導体装置の製造方法の問題点を示す第２の工程における半導体装置の断面図である。
【図１８】 実施の形態３に係る方法を説明するための半導体装置の断面図である。
【図１９】 実施の形態７に係る製造方法の順序の第１の工程における半導体装置の断面図である。
【図２０】 実施の形態７に係る製造方法の順序の第２の工程における半導体装置の断面図である。
【図２１】 実施の形態７に係る製造方法の順序の第３の工程における半導体装置の断面図である。
【図２２】 高抵抗負荷型ＳＲＡＭメモリセルの等価回路図である。
【図２３】 実施の形態１１に係る方法の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２４】 実施の形態１１に係る方法の製造方法の順序の第２の工程における半導体装置の断面図である。
【図２５】 実施の形態１１に係る方法の製造方法の順序の第３の工程における半導体装置の断面図である。
【符号の説明】
１ 半導体基板、２ 絶縁膜、３ 導電層、４ レジストパターン。
Claims (14)
- 半導体基板の上に絶縁膜と導電層を順次形成する第１工程と、
前記導電層の上にレジストパターンを形成する第２工程と、
前記レジストパターンをマスクに用いて、前記導電層をドライエッチングする第３工程と、
前記レジストパターン上に形成された、前記第３工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る第４工程と、
前記レジストパターンをマスクに用いて、前記絶縁膜をウエットエッチングする第５工程と、を備えた、半導体装置の製造方法。 - 前記第４工程は、Ｏ2プラズマを用いるエッチングにより行なう、請求項１に記載の半導体装置の製造方法。
- 半導体基板の上に絶縁膜と導電層を順次形成する第１工程と、
前記導電層の上にレジストパターンを形成する第２工程と、
前記レジストパターンをマスクに用いて、前記導電層をドライエッチングする第３工程と、
前記レジストパターンをマスクに用いて、前記絶縁膜をウエットエッチングする第４工程と、を備えており、
前記第３工程は、前記導電層をドライエッチングするメインエッチング工程と、前記メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、前記オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含み、
前記第３工程の中で、前記レジストパターン上に形成された、前記第３工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る、半導体装置の製造方法。 - 半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する第１工程と、
前記半導体基板の表面上にトンネル酸化膜を形成する第２工程と、
前記トンネル酸化膜の上に第１ポリシリコン層を形成する第３工程と、
前記トンネル酸化膜と前記第１ポリシリコン層を所望の形にパターニングする第４工程と、
前記第１ポリシリコン層の上に絶縁膜を形成する第５工程と、
前記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ前記メモリセル領域のみを覆う、レジストパターンを形成する第６工程と、
前記レジストパターンをマスクに用いて、前記周辺回路領域の上にある、前記絶縁膜および前記第１ポリシリコン層をドライエッチングにより除去する第７工程と、
前記レジストパターン上に形成された、前記第７工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る第８工程と、
前記レジストパターンを再びマスクに用いて、前記周辺回路領域の上にある前記トンネル酸化膜をウエットエッチングにより除去する第９工程と、
前記レジストパターンを除去する第１０工程と、
前記半導体基板の上であって、前記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する第１１工程と、
前記半導体基板の上に第２ポリシリコン層を形成する第１２工程と、
前記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する第１３工程と、
前記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する第１４工程と、
前記絶縁膜および前記第１ポリシリコン層をパターニングし、フローティングゲートを形成する第１５工程と、を備えたフラッシュメモリの製造方法。 - 前記導電層はポリシリコン膜であり、
前記ドライエッチングは塩素ガスを用いて行なわれる、請求項１に記載の半導体装置の製造方法。 - 前記ドライエッチングは塩素ガスを用いて行なわれる、請求項４に記載のフラッシュメモリの製造方法。
- 半導体基板の上に絶縁膜と導電層を順次形成する第１工程と、
第２の絶縁膜を形成する第２工程と、
前記第２の絶縁膜の上にレジストパターンを形成する第３工程と、
前記レジストパターンをマスクに用いて、前記第２の絶縁膜と導電層をドライエッチングする第４工程と、
前記レジストパターン上に形成された、前記第４工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る第５工程と、
前記レジストパターンをマスクに用いて、前記絶縁膜をウエットエッチングする第６工程と、を備えた、半導体装置の製造方法。 - 前記第５工程は、Ｏ2プラズマを用いるエッチングにより行なう、請求項７に記載の半導体装置の製造方法。
- 半導体基板の上に絶縁膜と導電層を順次形成する第１工程と、
第２の絶縁膜を形成する第２工程と、
前記第２の絶縁膜の上にレジストパターンを形成する第３工程と、
前記レジストパターンをマスクに用いて、前記第２の絶縁膜と導電層をドライエッチングする第４工程と、
前記レジストパターンをマスクに用いて、前記絶縁膜をウエットエッチングする第５工程と、を備えており、
前記第４工程は、前記第２の絶縁膜と導電層をドライエッチングするメインエッチング工程と、前記メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、前記オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含み、
前記第４工程の中で、前記レジストパターン上に形成された、前記第４工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る、半導体装置の製造方法。 - 半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する第１工程と、
前記半導体基板の表面上にトンネル酸化膜を形成する第２工程と、
前記トンネル酸化膜の上に第１ポリシリコン層を形成する第３工程と、
前記トンネル酸化膜と前記第１ポリシリコン層を所望の形にパターニングする第４工程と、
前記第１ポリシリコン層の上に絶縁膜を形成する第５工程と、
前記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ前記メモリセル領域のみを覆う、レジストパターンを形成する第６工程と、
前記レジストパターンをマスクに用いて、前記周辺回路領域の上にある、前記絶縁膜および前記第１ポリシリコン層をドライエッチングにより除去する第７工程と、
前記レジストパターン上に形成された、前記第７工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を、Ｏ 2 プラズマを用いるエッチングにより削る第８工程と、
前記レジストパターンを再びマスクに用いて、前記周辺回路領域の上にある前記トンネル酸化膜をウエットエッチングにより除去する第９工程と、
前記レジストパターンを除去する第１０工程と、
前記半導体基板の上であって、前記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する第１１工程と、
前記半導体基板の上に第２ポリシリコン層を形成する第１２工程と、
前記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する第１３工程と、
前記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する第１４工程と、
前記絶縁膜および前記第１ポリシリコン層をパターニングし、フローティングゲートを形成する第１５工程と、を備えた請求項４に記載のフラッシュメモリの製造方法。 - 半導体基板の表面に、メモリセル領域と周辺回路領域を分離する分離酸化膜を形成する第１工程と、
前記半導体基板の表面上にトンネル酸化膜を形成する第２工程と、
前記トンネル酸化膜の上に第１ポリシリコン層を形成する第３工程と、
前記トンネル酸化膜と前記第１ポリシリコン層を所望の形にパターニングする第４工程と、
前記第１ポリシリコン層の上に絶縁膜を形成する第５工程と、
前記絶縁膜の上に、その端部が分離酸化膜上に位置し、かつ前記メモリセル領域のみを覆う、レジストパターンを形成する第６工程と、
前記レジストパターンをマスクに用いて、前記周辺回路領域の上にある、前記絶縁膜および前記第１ポリシリコン層をドライエッチングにより除去する第７工程と、
前記レジストパターンを再びマスクに用いて、前記周辺回路領域の上にある前記トンネル酸化膜をウエットエッチングにより除去する第８工程と、
前記レジストパターンを除去する第９工程と、
前記半導体基板の上であって、前記周辺回路領域の上に、周辺トランジスタ用のゲート酸化膜を形成する第１０工程と、
前記半導体基板の上に第２ポリシリコン層を形成する第１１工程と、
前記第２ポリシリコン層の上に、エッチングマスク用の酸化膜を形成する第１２工程と、
前記メモリセル領域にコントロールゲートを形成し、周辺回路のトランジスタゲートを形成する第１３工程と、
前記絶縁膜および前記第１ポリシリコン層をパターニングし、フローティングゲートを形成する第１４工程と、を備えており、
前記第７工程は、前記第１ポリシリコン層をドライエッチングするメインエッチング工程と、前記メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、前記オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含み、
前記第７工程の中で、前記レジストパターン上に形成された、前記第７工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を、Ｏ 2 プラズマを用いるエッチングにより削る、フラッシュメモリの製造方法。 - 半導体基板の表面に、分離酸化膜を形成する第１工程と、
前記半導体基板の上にゲート酸化膜を成膜する第２工程と、
前記ゲート酸化膜上に第１ポリシリコン層を成膜する第３工程と、
活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する第４工程と、
前記レジストパターンをマスクとして、前記第１ポリシリコン層をドライエッチングにより除去する第５工程と、
前記レジストパターン上に形成された、前記第５工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る第６工程と、
前記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜をウエットエッチングにより除去する第７工程と、
前記レジストパターンを除去する第８工程と、
第２ポリシリコン層を形成する第９工程と、
アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する第１０工程と、
前記レジストパターンをマスクとして、前記第１ポリシリコン層、前記第２ポリシリコン層をドライエッチングする第１１工程と、
前記レジストパターンを除去する第１２工程と、
ｎ領域のみにｎ型不純物をドーピングする第１３工程と、
熱処理を行なう第１４工程と、を備えた、スタティックランダムアクセスメモリの製造方法。 - 前記第６工程は、Ｏ2プラズマを用いたエッチングにより行なうことを特徴とした、請求項１２に記載のスタティックランダムアクセスメモリの製造方法。
- 半導体基板の表面に、分離酸化膜を形成する第１工程と、
前記半導体基板の上にゲート酸化膜を成膜する第２工程と、
前記ゲート酸化膜上に第１ポリシリコン層を成膜する第３工程と、
活性領域から分離酸化膜上に及ぶような開口部を有するレジストパターンを形成する第４工程と、
前記レジストパターンをマスクとして、前記第１ポリシリコン層をドライエッチングにより除去する第５工程と、
前記レジストパターンを再びマスクに用いて、パターン底のゲート酸化膜をウエットエッチングにより除去する第６工程と、
前記レジストパターンを除去する第７工程と、
第２ポリシリコン層を形成する第８工程と、
アクセストランジスタ、ドライバトランジスタ、周辺回路のトランジスタのゲート電極となるパターンをレジストにて形成する第９工程と、
前記レジストパターンをマスクとして、前記第１ポリシリコン層、前記第２ポリシリコン層をドライエッチングする第１０工程と、
前記レジストパターンを除去する第１１工程と、
ｎ領域のみにｎ型不純物をドーピングする第１２工程と、
熱処理を行なう第１３工程と、を備えており、
前記第５工程は、前記第１ポリシリコン層をドライエッチングするメインエッチング工程と、前記メインエッチング工程の後でＣｌ 2 ガスを導入するオーバーエッチング工程と、前記オーバーエッチング工程の後でＯ 2 ガスを混入する後処理工程とを含み、
前記第５工程の中で、前記レジストパターン上に形成された、前記第５工程の前記ドライエッチング時に変質した前記レジストパターンの表面層を削る、スタティックランダムアクセスメモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007585A JP4683685B2 (ja) | 2000-01-17 | 2000-01-17 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 |
| US09/588,475 US6458655B1 (en) | 2000-01-17 | 2000-06-07 | Method of manufacturing semiconductor device and flash memory |
| KR1020000049483A KR100354304B1 (ko) | 2000-01-17 | 2000-08-25 | 반도체 장치의 제조 방법 및 그에 의해 제조된 플래쉬메모리 |
| US10/235,661 US6841487B2 (en) | 2000-01-17 | 2002-09-06 | Method of manufacturing semiconductor device and flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007585A JP4683685B2 (ja) | 2000-01-17 | 2000-01-17 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011001124A Division JP2011129936A (ja) | 2011-01-06 | 2011-01-06 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001196478A JP2001196478A (ja) | 2001-07-19 |
| JP2001196478A5 JP2001196478A5 (ja) | 2007-02-15 |
| JP4683685B2 true JP4683685B2 (ja) | 2011-05-18 |
Family
ID=18535959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000007585A Expired - Fee Related JP4683685B2 (ja) | 2000-01-17 | 2000-01-17 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6458655B1 (ja) |
| JP (1) | JP4683685B2 (ja) |
| KR (1) | KR100354304B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545904B2 (en) * | 2001-03-16 | 2003-04-08 | Micron Technology, Inc. | 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array |
| JP2005506700A (ja) * | 2001-10-16 | 2005-03-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体回路製造のためのマルチレベル多結晶シリコンタイリング |
| KR100418928B1 (ko) * | 2001-10-24 | 2004-02-14 | 주식회사 하이닉스반도체 | 엠디엘 반도체 소자의 제조 방법 |
| JP3556651B2 (ja) * | 2002-09-27 | 2004-08-18 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US7179744B2 (en) * | 2002-12-26 | 2007-02-20 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| US7208369B2 (en) * | 2003-09-15 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual poly layer and method of manufacture |
| US6955964B2 (en) * | 2003-11-05 | 2005-10-18 | Promos Technologies, Inc. | Formation of a double gate structure |
| KR100616193B1 (ko) * | 2004-09-15 | 2006-08-25 | 에스티마이크로일렉트로닉스 엔.브이. | 비휘발성 메모리 소자의 게이트 전극 형성방법 |
| KR100629364B1 (ko) | 2004-12-28 | 2006-09-29 | 삼성전자주식회사 | 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들 |
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- 2000-01-17 JP JP2000007585A patent/JP4683685B2/ja not_active Expired - Fee Related
- 2000-06-07 US US09/588,475 patent/US6458655B1/en not_active Expired - Fee Related
- 2000-08-25 KR KR1020000049483A patent/KR100354304B1/ko not_active IP Right Cessation
-
2002
- 2002-09-06 US US10/235,661 patent/US6841487B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030008459A1 (en) | 2003-01-09 |
| US6458655B1 (en) | 2002-10-01 |
| JP2001196478A (ja) | 2001-07-19 |
| US6841487B2 (en) | 2005-01-11 |
| KR100354304B1 (ko) | 2002-09-28 |
| KR20010076178A (ko) | 2001-08-11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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