JP4230557B2 - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体不揮発性記憶装置とその製造方法に関し、特にゲート電極とメモリゲート電極の間に設けたメモリ酸化膜を破壊することにより、一度だけ書き込み可能な半導体不揮発性記憶装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路などにおいては、一度だけ書き込み可能なメモリ素子を用いて、トランジスタのしきい値電圧の製造バラツキの補正や、動作条件の変更の記憶を行なうことにより、歩留まりの向上と性能の安定化が行なわれている。
また、一定周波数の信号を発生する発振回路における発振周波数の誤差を修正するための回路などにも、このようなメモリ素子が使用される。
【0003】
このような一度だけ書き込み可能なメモリ素子としては、レーザヒューズ溶断型、電気ヒューズ溶断型、接合破壊型などのPROM(Programmable Read Only Memory)が挙げられる。
しかしながら、レーザヒューズ溶断型PROMは、情報の書き込みにレーザ発生装置が必要なことと、ヒューズ上のパッシベーション膜(保護膜)を開孔してレーザの入射窓を形成する必要があるためコストが高いことと、実装後に情報の書き込みを行なうためには、実装形態が限定されるなどの欠点がある。
【0004】
電気ヒューズ溶断型PROMは、ポリシリコンを物理的に破壊するため、シリコン屑の発生や、パッシベーション膜の劣化などの問題がある。
接合破壊型PROMは、情報の書き込みに100mA以上の電流を必要とするため、書き込み時にかかる電圧が高く、半導体素子はその書き込み電圧以上の耐圧を必要とする。そのため、その製造プロセスが複雑になるし、他の素子と接続できないという問題もある。
【0005】
そこで、このような問題を解決するため、例えば特開平8−288468号公報に見られるように、シリコン屑の発生やパッシベーション膜の劣化などを起こさず、高耐圧化の必要もなく、実装後も一度だけ書き込み可能な不揮発性半導体素子が提案されている。
それは、半導体基板上にフィールド酸化膜を介して設けたゲート電極とメモリゲート電極の間に設けたメモリ酸化膜を破壊することにより、一度だけ書き込み可能に構成したものである。
【0006】
一方、このよう半導体装置を製造するためには、ゲート酸化膜やメモリ酸化膜の薄膜化に伴い、各種ゲート電極を加工する際には、ダメージフリーを目的とし、充分な対酸化膜選択比を有するドライエッチング条件の確保が重要な課題となっている。
【0007】
そのため、各種ゲート電極の加工には、充分な対酸化膜選択比を確保するための有効な手段として、エッチングガスに臭化水素(HBr)を用いたドライエッチングが広く採用されるようになっている。
しかしながら、エッチングガスに臭化水素を用いたドライエッチングでは、ウェハ表面にエッチング時の反応生成物である臭化物が残留するので、それを除去するのためにフッ酸(HF)系水溶液による処理が必要となる。
【0008】
そのため、多結晶シリコン膜を材料とするゲート電極とメモリゲート電極の間に形成した薄いメモリ酸化膜を破壊して書き込みを行う半導体不揮発性記憶装置(以下「ゲート間絶縁膜破壊型メモリ」ともいう)を製造する際、フッ酸系溶液処理により、メモリ酸化膜が露出すると同時に横方向にもエッチングされてしまう。
その結果、ゲート電極とメモリーゲート電極との間に不必要な電流が流れ、半導体不揮発性記憶装置として正常な動作ができなくなることがあった。
【0009】
ここで、従来の技術によるこの種の半導体不揮発性記憶装置であるゲート間絶縁膜破壊型メモリの製造方法を、図21から図29の断面図を用いて説明する。
図21から図29は、従来のゲート間絶縁膜破壊型メモリの製造方法を工程順に示す断面図である。
【0010】
まず始めに、図21に示すように、導電型がN型の半導体基板1の表面にフィールド酸化膜2を形成する。
次に、図22に示すように、そのフィールド酸化膜2を形成した半導体基板1の全面に、化学気相成長法(CVD法)によって第1の多結晶シリコン膜3aを所定の膜厚で形成する。
【0011】
その後、第1の多結晶シリコン膜3aの全面に、イオン注入法により導電型がN型の不純物であるリンを添加し、N型不純物を添加した第1の多結晶シリコン膜3aを形成する。
次に、酸化拡散炉を用いて酸素雰囲気中で熱処理を行うことによって、図23に示すように、N型不純物を添加した第1の多結晶シリコン膜3aの表面にメモリ酸化膜4を形成する。
【0012】
その後、図24に示すように、半導体基板1に形成したメモリ酸化膜4上に、CVD法により第2の多結晶シリコン膜3bを全面に所定の膜厚で形成する。
そして、この第2の多結晶シリコン膜3bの全面に、イオン注入法により導電型がN型の不純物であるリンを添加し、N型不純物を添加した第2の多結晶シリコン膜3bを形成する。
【0013】
次に、その第2の多結晶シリコン膜3b上に、回転塗布法によってホトレジストを全面に形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図25に示すようにホトレジスト5をメモリゲート電極6の形状にパターニングする。そして、このパターニングしたホトレジスト5をエッチングマスクとして、エッチングガスに臭化水素を用いたドライエッチングにより、第2の多結晶シリコン膜3bをメモリゲート電極6としてパターニングする。
【0014】
その後、この半導体基板1をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去する。そして、ホトレジスト5を除去する。
次に、この第1の多結晶シリコン膜3aおよびメモリゲート電極6の全面に、回転塗布法によってホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図26に示すようにホトレジスト5をゲート電極7の形状にパターニングする。
【0015】
そして、このパターニングしたホトレジスト5をエッチングマスクとして使用して、エッチングガスに臭化水素を用いたドライエッチングにより、第1の多結晶シリコン膜3aをゲート電極7としてパターニングする。
その後、半導体基板1をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去する。そして、ホトレジスト5を除去する。
【0016】
次に、酸化拡散炉を用いて酸素雰囲気中で熱処理を行うことにより、図27に示すように、メモリーゲート電極6およびゲート電極7の表面にメモリマスク酸化膜8を形成する。
その後さらに、CVD法により、メモリマスク酸化膜8をを覆うように全面に、シリコン酸化膜系からなる層間絶縁膜9を形成する。
【0017】
さらに、回転塗布法によってホトレジストを全面に形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図28に示すように、ホトレジスト5をコンタクトホールを形成する位置が開口するようにパターニングする。
【0018】
その後、異方性エッチングを行なうことにより、層間絶縁膜9の所定の箇所(メモリゲート電極6とゲート電極7にそれぞれ対応する位置)をパターニングしてコンタクトホール10を形成する。
そして、図29に示すように、各コンタクトホール10を通してアルミニウムからなる金属配線11を形成することにより、N型ゲート間絶縁膜破壊型メモリを完成することができる。
【0019】
このように、従来のゲート間絶縁膜破壊型メモリは、図29に示したように、半導体基板1にフィールド酸化膜2を設け、このフィールド酸化膜2上にゲート電極7を設ける。
さらに、そのゲート電極7の表面とメモリゲート電極6との間で、メモリゲート電極6と同じ領域に、メモリ酸化膜4を設けている。
【0020】
そして、このゲート間絶縁膜破壊型メモリは、メモリゲート電極6に電圧を印加して、メモリ酸化膜領域4を破壊することにより、一度だけプログラムの書き込みを行なうことができる。
【0021】
なお、導電型がN型のゲート電極とメモリゲート電極を有する絶縁膜破壊型メモリ(N型ゲート間絶縁膜破壊型メモリ)の構造とその製造方法について説明したが、導電型がP型のゲート電極とメモリゲート電極を有する絶縁膜破壊型メモリ(P型ゲート間絶縁膜破壊型メモリ)の構造と製造方法についても略同様である。
【0022】
【発明が解決しようとする課題】
このような従来のゲート間絶縁膜破壊型メモリについて、そのメモリゲート電極6に印加する電圧に対するゲート電極7とメモリゲート電極6の間に流れる電流の変化を、図31の線図に示す。
この図31において、横軸がメモリゲート電極6に印加する電圧を示し、縦軸がゲート電極7とメモリゲート電極6の間に流れる電流を示す。さらに、破線13はメモリ酸化膜4の破壊耐電圧を示し、一点鎖線14は信頼性上許されるリーク電流のレベルを示す。
【0023】
この発明の対象とするゲート間絶縁膜破壊型メモリは、プログラムの書き込みの有無を、メモリゲート電極6に印加する電圧に対し、ゲート電極7とメモリゲート電極6の間に流れる電流値で判断する。
ここでいう信頼性上許されるリーク電流のレベルとは、プログラムの書き込みの有無を判断するため、メモリゲート電極6にプログラム電圧より低い電圧を印加したとき、プログラムの書き込みを行なっていないゲート間絶縁膜破壊型メモリを誤って書き込み済みと判断することのないレベルを指す。
【0024】
図21から図29を用いて説明した従来の方法で製造したゲート間絶縁膜破壊型メモリでは、この図31の特性が示すように、メモリゲート電極6に印加する電圧が2.5V 程度の低い段階で、リーク電流が信頼性上許されるレベルを越えてしまう。
その原因を探求したところ次の事実が判明した。それを説明するために、メモリゲート電極6として第2の多結晶シリコン膜3bを加工した直後のメモリゲート電極6の端部で、ゲート電極7との境界部分の断面を拡大して図30に示す。
【0025】
このようなゲート間絶縁膜破壊型メモリの製造工程においては、充分な対酸化膜選択比を確保するために、エッチングガスとして臭化水素(HBr)を用いたメモリゲート電極およびゲート電極のドライエッチングを行なう。その結果生成される反応生成物である臭化物を除去するために、フッ酸系水溶液による処理が必要である。
そのため、図30に示すように、多結晶シリコン膜を材料とするゲート電極7とメモリゲート電極6の間に形成した薄いメモリ酸化膜4が、フッ酸系水溶液による処理により、露出すると同時に矢印Eで示すように横方向にエッチングされてしまう。
【0026】
このようにメモリ酸化膜4が横方向にエッチングされた領域は、その後に酸化拡散炉を用いて酸素雰囲気中で図27に示したメモリマスク酸化膜8を形成する工程や、CVD法により層間絶縁膜9を形成する工程でも、電気的に充分な絶縁性を有するシリコン酸化膜を形成することが難しく、最悪の場合、空洞領域として残る結果となる。
【0027】
この空洞領域は、僅か数nm程度の間隔でゲート電極7とメモリゲート電極6との間に存在することになるため、電気的な絶縁性はメモリ酸化膜4の領域より乏しい。その結果、メモリゲート電極6に小さな電圧を印加するだけで、ゲート電極7とメモリゲート電極6との間に不必要な電流が流れ、ゲート間絶縁膜破壊型メモリとして正常な動作を制御することが非常に困難になる。
【0028】
この発明はこのような問題を解決するためになされたものであり、上述のようなゲート間絶縁膜破壊型メモリとしての半導体不揮発性記憶装置において、ゲート電極とメモリゲート電極との間に不必要な電流が流れるのを抑制し、常に正常な動作を保証できるようにするための構造と、その半導体不揮発性記憶装置の製造方法とを提供することを目的とする。
【0029】
【課題を解決するための手段】
この発明による半導体不揮発性記憶装置は上記の目的を達成するため、
ゲート電極と、該ゲート電極の表面に設けるマスク酸化膜と、該マスク酸化膜を挟むように上記ゲート電極の上部に設けるメモリゲート電極とを有し、半導体基板上に設ける半導体不揮発性記憶装置であって、上記ゲート電極と前記メモリゲート電極との間の前記マスク酸化膜は、その一部の領域に開口を有し、その開口内に上記マスク酸化膜より膜厚の薄いメモリ酸化膜が設けられる。
そして、上記メモリゲート電極は、前記メモリ酸化膜上及びその周辺の上記マスク酸化膜上に亘って設けられるとともに、上記ゲート電極及び前記メモリゲート電極の表面にメモリマスク酸化膜が設けられ、上記メモリマスク酸化膜は、前記マスク酸化膜と一体をなすように構成される。
【0030】
さらに、この半導体不揮発性記憶装置において、上記メモリマスク酸化膜を覆うように、不純物を含むシリコン酸化膜系の層間絶縁膜を設けるのが好ましい。
【0031】
また、この発明による半導体不揮発性記憶装置の製造方法は、上記の目的を達成するため、次の各工程を有する。
半導体基板上にフィールド酸化膜を形成する工程。
上記フィールド酸化膜上に第1の多結晶シリコン膜を形成する工程。
上記第1の多結晶シリコン膜上にマスク酸化膜を形成する工程。
上記マスク酸化膜のメモリ酸化膜領域を開口して、該開口内の前記第1の多結晶シリコン膜上に、前記マスク酸化膜より薄い膜厚のメモリ酸化膜を形成する工程。
全面に第2の多結晶シリコン膜を形成する工程。
上記第2の多結晶シリコン膜を、エッチングガスに臭化水素を用いたドライエッチングにより、前記メモリ酸化膜上及びその周辺の前記マスク酸化膜上に亘る所定の大きさに加工して、メモリゲート電極を形成する工程。
該メモリゲート電極を形成する工程の後、上記半導体基板をフッ酸系水溶液に浸して、臭化水素の反応生成物である臭化物を除去する工程。
上記第1の多結晶シリコン膜をエッチング加工して、ゲート電極を形成する工程。
上記メモリゲート電極及び前記ゲート電極の表面にメモリマスク酸化膜を形成する工程。
上記メモリマスク酸化膜を覆うように全面にシリコン酸化膜系の層間絶縁膜を形成する工程。
【0035】
【発明の実施の形態】
以下、図面を用いてこの発明を実施するための最適な形態の半導体不揮発性記憶装置の構造とその製造方法とを説明する。
なお、以下に説明するこの発明の実施形態については、半導体不揮発性装置としてN型ゲート間絶縁膜破壊型メモリを対象として説明する。
【0036】
〔この発明による半導体不揮発性記憶装置の構造とその特性:図11,図12〕
まず、図11の断面図を用いてこの発明による半導体不揮発性記憶装置の構造を説明する。
【0037】
この発明による半導体不揮発性記憶装置は、図11に示すように、半導体基板1上にフィールド酸化膜2を設け、そのフィールド酸化膜2上にゲート電極7を設ける。さらに、そのゲート電極7の表面にマスク酸化膜12を設け、そのマスク酸化膜12を開口してゲート電極上にマスク酸化膜12よりも膜厚の薄いメモリ酸化膜4を設ける。
そして、そのメモリ酸化膜4の上に、メモリ酸化膜4の領域より大きく、マスク酸化膜12上にまで亘るようにメモリゲート電極6を設けている。
【0038】
さらに、この実施形態では、メモリゲート電極6及びゲート電極7の表面にメモリマスク酸化膜8を設け、そのメモリマスク酸化膜8を覆うように不純物を含むシリコン酸化膜系の層間絶縁膜9を設けている。
そして、その層間絶縁膜9のメモリゲート電極とゲート電極7に対応する所定の位置にコンタクトホール10を形成し、その各コンタクトホール10を通してそれぞれメモリゲート電極およびゲート電極7に導通する金属配線11を設けている。
【0039】
このように、この発明による半導体不揮発性記憶装置は、膜厚の薄いメモリ酸化膜4の周囲にそれより膜厚の厚いマスク酸化膜12が形成されている。そのため、多結晶シリコン膜をエッチングしてメモリゲート電極6を形成する際に、エッチングガスに臭化水素(HBr)を用いたドライエッチングを行ない、その後に反応生成物である臭化物を除去するためにフッ酸系水溶液による処理を行なっても、メモリ酸化膜4がが横方向にエッチングされることはない。
【0040】
フッ酸系水溶液による処理によってマスク酸化膜12の周囲が横方向にエッチングされたとしても、膜厚が厚いので僅かにエッチングされるだけで済み、その後のメモリマスク酸化膜8を形成する工程で、そのエッチングされた部分にも電気的に充分な絶縁性を有するシリコン酸化膜からなるメモリマスク酸化膜8を形成することができる。
【0041】
なお、もし一部に空洞領域が残ったとしても、その部分のゲート電極7とメモリゲート電極6との間隔はメモリ酸化膜4の領域に比べて充分大きいので、絶縁性が確保され、その間に不必要な電流が流れて半導体不揮発性記憶装置として正常な動作ができなくなるようなことは発生しない。
【0042】
そこで、この発明による半導体不揮発性記憶装置であるN型ゲート間絶縁膜破壊型メモリの代表的な特性を図12に示す。
図12は、図11に示したN型ゲート間絶縁膜破壊型メモリについて、図31と同様に、メモリゲート電極6とゲート電極7の間に流れる電流をメモリゲート電極6に印加する電圧に対して評価した測定結果を示す線図である。
【0043】
そして、横軸がメモリゲート電極6に印加する電圧を示し、縦軸がゲート電極7とメモリゲート電極6の間に流れる電流を示す。さらに、破線13はメモリ酸化膜4の破壊耐電圧を示し、一点鎖線14は信頼性上許されるリーク電流のレベルを示す。
【0044】
この図12から判るように、この実施形態によるN型ゲート間絶縁膜破壊型メモリは、メモリゲート電極6に印加する電圧がが低い段階で勿論のこと、メモリ酸化膜4の破壊耐電圧にかなり近い電圧が印加されるまで、リーク電流が信頼性上許されるレベルを越えることがない。
【0045】
これは、この発明による半導体不揮発性記憶装置は、メモリゲート電極を形成する際に、臭化水素を用いたドライエッチングした後、ウェハ表面に残留したエッチング時の反応生成物である臭化物を除去するためにフッ酸系水溶液による処理を行っても、メモリ酸化膜4が露出することがないように、その周辺を膜厚の厚いマスク酸化膜12で囲むように形成しているためである。
【0046】
これによって、N型ゲート間絶縁膜破壊型メモリーに関し、従来は図31に示したようにメモリゲート電極6に印加する電圧が低い段階で発生するリーク電流が、図12に示すように信頼性上許されるレベルまで大幅に改善され、常に正常な動作を保証することができるのである。
【0047】
なお、N型ゲート間絶縁膜破壊型メモリの場合について説明したが、P型ケート間絶縁膜破壊型メモリの場合には、導電型がP型のゲート電極とメモリゲート電極を設けるだけで、その他の構造は上述のN型ゲート間絶縁膜破壊型メモリと同様である。また、半導体基板1は、導電型がN型のものでもP型のものでもよい。
また、用途によっては、メモリマスク酸化膜8および層間絶縁膜9を省略することもできる。
【0048】
〔第1の製造方法:図1〜図11,図21,図22〕
次に、図11によって説明したこの発明の半導体不揮発性記憶装置を製造する方法の第1の実施形態を、図1〜図11及び図21,図22の断面図を用いて説明する。
【0049】
図1から図11はその製造方法を工程順に示す断面図であり、図21,22は従来の製造方法の初期の工程を示す断面図であるが、この実施形態の製造方法においても共通であるのでこれらの図を再び使用する。
【0050】
この製造方法では、まず従来と同様に図21に示すように、導電型がN型の半導体基板1の表面に、酸化拡散炉を用いて、温度1000℃の酸素雰囲気中にてフィールド酸化膜2を膜厚550nmに形成する。
【0051】
次に、図22に示すように、反応ガスとしてモノシラン(SiH4 )を使用するCVD法によって、第1の多結晶シリコン膜3aをフィールド酸化膜2の面に膜厚350nmで形成する。
そして、この第1の多結晶シリコン膜3aの全面に、イオン注入法により導電型がN型の不純物であるリンをイオン注入量1016atoms/cm2程度の条件で添加し、N型不純物を添加した第1の多結晶シリコン膜3aを形成する。
【0052】
その後、図1に示すように、酸化拡散炉を用いて温度900℃の酸素雰囲気中で熱処理を行なうことにより、マスク酸化膜12を第1の多結晶シリコン膜3aの表面に膜厚10nmに形成する。
【0053】
そして、この第1の多結晶シリコン膜3aの全面に回転塗布法によりホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図2に示すように、メモリ酸化膜の形成領域が開口するようにホトレジスト5をパターニングする。
その後、この半導体基板1をフッ酸系水溶液に浸し、このパターニングしたホトレジスト5をエッチングマスクとして、メモリ酸化膜の形成領域に存在するマスク酸化膜12を除去して開口12aを形成する。その後にホトレジスト5を除去する。
【0054】
次に、酸化拡散炉を用いて温度900℃の酸素雰囲気中で熱処理を行うことにより、マスク酸化膜12の開口12a内に露出する第1の多結晶シリコン膜3aの表面に、図3に示すようにメモリ酸化膜4を膜厚3nmで形成する。
【0055】
その後、反応ガスとしてモノシラン(SiH4 )を使用するCVD法によって、図4に示すように、マスク酸化膜12およびメモリ酸化膜4の全面に第2の多結晶シリコン膜3bを膜厚350nmに形成する。
そして、この第2の多結晶シリコン膜3bの全面に、イオン注入法により導電型がN型の不純物であるリンをイオン注入量1016atoms/cm2程度の条件で添加し、N型不純物を添加した第2の多結晶シリコン膜3bを形成する。
【0056】
次に、この第2の多結晶シリコン膜3bの全面に回転塗布法によりホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図5に示すように、ホトレジスト5をメモリーゲート電極の形状にパターニングする。
その後、このパターニングしたホトレジスト5をエッチングマスクとし、エッチングガスに臭化水素を用いたドライエッチングを行なって、図6に示すように第2の多結晶シリコン膜3bをメモリゲート電極6としてパターニングする。その際、マスク酸化膜12もメモリゲート電極6と同じ形状にパターニングされる。
【0057】
そして、この半導体基板1をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト5を除去する。
ここでメモリゲート電極6は、メモリ酸化膜4上にメモリ酸化膜4の領域よりも大きく、マスク酸化膜12上にまで亘るように所定の大きさに形成する。
そのメモリゲート電極6の下部のマスク酸化膜12は、メモリ酸化膜4の端からメモリゲート電極6の端までの間に設けられ、その膜厚はメモリ酸化膜4の膜厚より厚い。
【0058】
次に、この半導体基板1の全面に回転塗布法によりホトレジストを形成し、
所定のホトマスクを用いて露光処理と現像処理を行ない、図7に示すように、ホトレジスト5をゲート電極の形状にパターニングする。
その後、このパターニングしたホトレジスト5をエッチングマスクとして使用して、エッチングガスに臭化水素を用いた異方性エッチングにより、第1の多結晶シリコン膜3aを図7に示すようにゲート電極7としてパターニングする。
そして、この半導体基板1をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト5を除去する。
【0059】
その後、酸化拡散炉を用いて温度900℃の酸素雰囲気中で熱処理を行なうことにより、図8に示すように、メモリゲート電極6およびゲート電極7の表面に、メモリマスク酸化膜8を膜厚10nmに形成する。
このメモリマスク酸化膜8は、後の工程で形成される膜中にリンやボロンの不純物を含む層間絶縁膜9と、メモリゲート電極6およびゲート電極7が接触するのを防ぐ役割を有する。
【0060】
なお、メモリゲート電極6を形成した後のフッ酸系水溶液による処理の際に、マスク酸化膜12の周囲が若干エッチングされるが、メモリマスク酸化膜8の形成によって、そのエッチングされた部分にも殆どメモリマスク酸化膜8が形成され、図8に示すようにメモリマスク酸化膜8がマスク酸化膜12と一体をなすように構成される。
【0061】
その後、反応ガスとしてモノシラン(SiH4 )とジボラン(B2 H6)とフォスフィン(PH3 )とを用い、CVD法により、メモリマスク酸化膜を覆うように全面にシリコン酸化膜系の層間絶縁膜9を膜厚500nmに形成する。
【0062】
さらに、回転塗布法によってこの層間絶縁膜9の全面にホトレジストを形成し、所定のホトマスクを用いて露光および現像処理を行ない、図10に示すように、ホトレジスト5をコンタクトホールを形成する部分が開口するようにパターニングする。
【0063】
そして、エッチングガスとして二フッ化メタン(CH2F2)と三フッ化メタン(CHF3)とを用い、異方性エッチングを行うことによって層間絶縁膜9の所定の箇所をパターニングして、図10に示すコンタクトホール10を開口した後、ホトレジスト5を除去する。
【0064】
その後、図11に示すように、各コンタクトホール10を通してそれぞれメモリゲート電極6およびゲート電極7に導通するように、アルミニウムからなる金属配線11を形成して、N型ゲート間絶縁膜破壊型メモリを完成する。
【0065】
〔第2の製造方法の説明:図13〜図20及び図8〜図11,図21,22〕
次に、この発明による半導体不揮発性記憶装置の製造方法の第2の実施形態を、図13〜図20等の断面図を用いて説明する。
図13〜図20は、この第2の実施形態によるN型ゲート間絶縁膜破壊型メモリの製造方法を工程順に示す断面図である。さらに、第1の実施形態の説明に使用した図8〜図11の各工程および、従来の製造方法の説明に使用した図21,22は、この第2の実施形態にも共通であるので、再びこれらの図も使用する。
【0066】
この第2の実施形態においても、はじめに図21に示すように、導電型がN型の半導体基板1の表面に、酸化拡散炉を用いて温度1000℃の酸素雰囲気中にて、フィールド酸化膜2を膜厚550nmに形成する。
【0067】
つぎに、反応ガスとしてモノシラン(SiH4 )を使用するCVD法によって、図22に示すように、フィールド酸化膜2の全面に第1の多結晶シリコン膜3aを膜厚350nmで形成する。
そして、その第1の多結晶シリコン膜3aの全面に、イオン注入法により導電型がN型の不純物であるリンをイオン注入量1016atoms/cm2程度の条件で添加し、N型不純物を添加した第1の多結晶シリコン膜3aを形成する。
【0068】
その後、この第1の多結晶シリコン膜3aの全面に回転塗布法によってホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図13に示すように、ホトレジスト5をゲート電極の形状にパターニングする。
そして、このパターニングしたホトレジスト5をエッチングマスクとして使用して、エッチングガスに臭化水素を用いた異方性エッチングにより、図14に示すように、第1の多結晶シリコン膜3aをゲート電極7としてパターニングする。
【0069】
さらにその後、この半導体基板1をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト5を除去する。
そして、酸化拡散炉を用いて温度900℃の酸素雰囲気中で熱処理を行うことにより、図15に示すように、第1の多結晶シリコン膜3aによるゲート電極7の表面にマスク酸化膜12を膜厚10nmで形成する。
【0070】
次に、回転塗布法によってマスク酸化膜12およびフィールド酸化膜2の露出部分の全面にホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図16に示すように、メモリ酸化膜の形成領域が開口するようにホトレジスト5をパターニングする。
その後、この半導体基板1をフッ酸系水溶液に浸し、このパターニングしたホトレジスト5をエッチングマスクとして、メモリ酸化膜の形成領域に存在するマスク酸化膜12を除去して開口12aを形成した後、ホトレジスト5を除去する。
【0071】
次に、酸化拡散炉を用いて温度900℃の酸素雰囲気中で熱処理を行うことにより、マスク酸化膜12の開口12a内に露出した第1の多結晶シリコン膜3aによるゲート電極7の表面に、図17に示すように、メモリ酸化膜4を膜厚3nmに形成する。
【0072】
その後、反応ガスとしてモノシラン(SiH4 )を使用するCVD法によって、図18に示すように、第2の多結晶シリコン膜3bを全面に膜厚350nmで形成する。
そして、この第2の多結晶シリコン膜3bの全面に、イオン注入法により導電型がN型の不純物であるリンをイオン注入量1016atoms/cm2程度の条件で添加し、N型不純物を添加した第2の多結晶シリコン膜3bを形成する。
【0073】
次に、この第2の多結晶シリコン膜3bの全面に回転塗布法によってホトレジストを形成し、所定のホトマスクを用いて露光処理と現像処理を行ない、図19に示すように、ホトレジスト5をメモリゲート電極の形状にパターニングする。
【0074】
その後、このパターニングしたホトレジスト5をエッチングマスクとし、エッチングガスに臭化水素を用いたドライエッチングを行なうことにより、図20に示すように、第2の多結晶シリコン膜3bをメモリゲート電極6としてパターニングする。その際、マスク酸化膜12もメモリゲート電極6と同じ形状にパターニングされる。
【0075】
さらにその後、この半導体基板1をフッ酸系水溶液に浸し、臭化水素の反応生成物である臭化物を除去した後、ホトレジスト5を除去する。
ここでメモリゲート電極6は、メモリ酸化膜4上でメモリ酸化膜4領域よりも大きく、その周囲のマスク酸化膜12上にまで亘る所定の大きさに形成する。そして、メモリゲート電極6の下部のマスク酸化膜12は、メモリ酸化膜4の端からメモリゲート電極6の端までの間に設けられ、その膜厚はメモリ酸化膜4の膜厚より厚い。
【0076】
その後の工程は、図8から図11によって説明した第1の実施形態の場合の各工程と同じであるので、その説明は省略する。なお、この実施形態においても、図20に示したようにメモリゲート電極6を形成した後のフッ酸系水溶液による処理の際に、マスク酸化膜12の周囲が若干エッチングされるが、図8に示したメモリマスク酸化膜8の形成によって、そのエッチングされた部分にも殆どメモリマスク酸化膜8が形成され、図8に示したようにメモリマスク酸化膜8がマスク酸化膜12と一体をなすように構成される。
【0077】
これらの第1,第2の実施形態の製造方法のいずれによって製造したN型ゲート間絶縁膜破壊型メモリによっても、図12に示した、メモリーゲート電極6に印加する電圧に対するゲート電極7とメモリゲート電極6の間に流れる電流の変化の特性が得られ、メモリゲート電極への電圧によるリーク電流が、信頼性上許されるレベルまで大幅に改善される。
なお、用途によっては、メモリマスク酸化膜および層間絶縁膜の形成工程を省略することもできる。
【0078】
以上、半導体不揮発性記憶装置としてN型ゲート間絶縁膜破壊型メモリを製造する場合の製造方法の実施形態について説明したが、導電型がP型のゲート電極と導電型がP型のメモリゲート電極との間に設けたメモリ酸化膜を破壊することにより書き込みを行なうP型ゲート間絶縁膜破壊型メモリを製造する場合でも、その製造工程は上述の各実施形態と同様である。
但し、その場合には、第1,第2の多結晶シリコン膜3a,3bにボロン等のP型の不純物をイオン注入して、P型不純物を添加した第1,第2の多結晶シリコン膜3a,3bを形成する。
また、シリコン基板としては、導電型がN型のものでもP型のものでも使用可能である。
【0079】
【発明の効果】
以上説明してきたように、この発明による半導体不揮発性記憶装置、およびこの発明の製造方法によって製造された半導体不揮発性記憶装置は、メモリゲート電極を形成する際に、エッチングガスに臭化水素を用いたドライエッチングを行なった後、ウェハ表面に残留するエッチング時の反応生成物である臭化物の除去のためにフッ酸系水溶液による処理を行っても、メモリ酸化膜の周囲に膜厚がメモリ酸化膜よりも厚いマスク酸化膜が設けられているので、メモリ酸化膜が露出して横方向にエッチングされるようなことはない。
【0080】
したがって、メモリゲート電極に電圧を印加したときに、ゲート電極とメモリゲート電極との間に不必要な電流が流れることはなく、半導体不揮発性記憶装置として常に正常な動作を保証することができる。
【図面の簡単な説明】
【図1】この発明による半導体不揮発性記憶装置の製造方法の第1の実施形態の従来と同様な図21および図22に示す工程の次の工程を示す断面図である。
【図2】同じくその次の工程を示す断面図である。
【図3】同じくその次の工程を示す断面図である。
【図4】同じくその次の工程を示す断面図である。
【図5】同じくその次の工程を示す断面図である。
【図6】同じくその次の工程を示す断面図である。
【図7】同じくその次の工程を示す断面図である。
【図8】同じくその次の工程を示す断面図である。
【図9】同じくその次の工程を示す断面図である。
【図10】同じくその次の工程を示す断面図である。
【図11】同じくその半導体不揮発性記憶装置の完成状態示す断面図である。
【図12】同じくその半導体不揮発性記憶装置のメモリゲート電極に印加する電圧に対するゲート電極とメモリゲート電極との間に流れる電流の関係を示す線図である。
【図13】この発明による半導体不揮発性記憶装置の製造方法の第2の実施形態の従来と同様な図21および図22に示す工程の次の工程を示す断面図である。
【図14】同じくその次の工程を示す断面図である。
【図15】同じくその次の工程を示す断面図である。
【図16】同じくその次の工程を示す断面図である。
【図17】同じくその次の工程を示す断面図である。
【図18】同じくその次の工程を示す断面図である。
【図19】同じくその次の工程を示す断面図である。
【図20】同じくその次の工程を示す断面図である。
【図21】従来の半導体不揮発性記憶装置の製造方法の最初の工程を示す断面図である。
【図22】同じくその次の工程を示す断面図である。
【図23】同じくその次の工程を示す断面図である。
【図24】同じくその次の工程を示す断面図である。
【図25】同じくその次の工程を示す断面図である。
【図26】同じくその次の工程を示す断面図である。
【図27】同じくその次の工程を示す断面図である。
【図28】同じくその次の工程を示す断面図である。
【図29】その半導体不揮発性記憶装置の完成状態示す断面図である。
【図30】同じくその問題点を説明するために要部を拡大して示す断面図である。
【図31】従来の半導体不揮発性記憶装置によるメモリゲート電極に印加する電圧に対するゲート電極とメモリゲート電極との間に流れる電流の関係を示す線図である。
【符号の説明】
1:半導体基板 2:フィールド酸化膜
3a:第1の多結晶シリコン膜
3b:第2の多結晶シリコン膜
4:メモリ酸化膜 5:ホトレジスト
6:メモリゲート電極 7:ゲート電極
8:メモリマスク酸化膜 9:層間絶縁膜
10:コンタクトホール 11:金属配線
12:マスク酸化膜
Claims (3)
- ゲート電極と、該ゲート電極の表面に設けるマスク酸化膜と、該マスク酸化膜を挟むように前記ゲート電極の上部に設けるメモリゲート電極とを有し、半導体基板上に設ける半導体不揮発性記憶装置であって、
前記ゲート電極と前記メモリゲート電極との間の前記マスク酸化膜は、その一部の領域に開口を有し、その開口内に前記マスク酸化膜より膜厚の薄いメモリ酸化膜が設けられ、
前記メモリゲート電極は、前記メモリ酸化膜上及びその周辺の前記マスク酸化膜上に亘って設けられ、
前記ゲート電極及び前記メモリゲート電極の表面にメモリマスク酸化膜が設けられ、
前記メモリマスク酸化膜は、前記マスク酸化膜と一体をなすように構成されていることを特徴とする半導体不揮発性記憶装置。 - 前記メモリマスク酸化膜を覆うように、不純物を含むシリコン酸化膜系の層間絶縁膜を設けたことを特徴とする請求項1に記載の半導体不揮発性記憶装置。
- 半導体基板上にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜上に第1の多結晶シリコン膜を形成する工程と、
前記第1の多結晶シリコン膜上にマスク酸化膜を形成する工程と、
前記マスク酸化膜のメモリ酸化膜領域を開口して、該開口内の前記第1の多結晶シリコン膜上に、前記マスク酸化膜より薄い膜厚のメモリ酸化膜を形成する工程と、
全面に第2の多結晶シリコン膜を形成する工程と、
前記第2の多結晶シリコン膜を、エッチングガスに臭化水素を用いたドライエッチングにより、前記メモリ酸化膜上及びその周辺の前記マスク酸化膜上に亘る所定の大きさに加工して、メモリゲート電極を形成する工程と、
該メモリゲート電極を形成する工程の後、前記半導体基板をフッ酸系水溶液に浸して、臭化水素の反応生成物である臭化物を除去する工程と、
前記第1の多結晶シリコン膜をエッチング加工して、ゲート電極を形成する工程と、
前記メモリゲート電極及び前記ゲート電極の表面にメモリマスク酸化膜を形成する工程と、
前記メモリマスク酸化膜を覆うように全面にシリコン酸化膜系の層間絶縁膜を形成する工程と、
を有することを特徴とする半導体不揮発性記憶装置の製造方法。
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