JP3499682B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にチップ面積の比較的大部分を占める素
子領域上にレジストパターンを形成した後にプラズマを
用いた工程が存在する半導体装置の製造方法に関するも
ので、例えば同一種類の多数の半導体素子が集積されて
いるメモリセル部がチップ面積の比較的大部分を占める
半導体記憶装置の製造に適用されるものである。

【０００２】

【従来の技術】従来、半導体装置の製造に際して、チッ
プ面積の比較的大部分を占める素子領域上にレジストパ
ターンを形成した後にプラズマを用いた工程が存在する
場合がある。

【０００３】例えば半導体記憶装置の製造に際して、同
一種類の多数の半導体素子が集積されているメモリセル
部の形成後に、メモリセル部をレジストパターンで覆っ
た状態で周辺素子部（周辺回路部）に対して高濃度の不
純物を注入した後にプラズマを用いたレジスト灰化や異
方性エッチング加工などを行うことがある。

【０００４】ところで、浮遊ゲートおよび制御ゲートか
らなる二層ゲート構造を有する不揮発性半導体記憶装
置、例えばＥＥＰＲＯＭ（電気的に書き換え可能な半導
体メモリ）の製造に際して、従来は以下のような工程を
行う。

【０００５】まず、図１１あるいは図１２に示すよう
に、半導体基板１０１上に素子分離用のフィールド酸化
膜１０２およびゲート絶縁膜を形成する。その後、メモ
リセル部にはゲート絶縁膜上に浮遊ゲートおよび制御ゲ
ート（ともに図示せず）を形成し、周辺素子部にはゲー
ト絶縁膜１０３ｂ上にゲート電極１０６ｂを形成した
後、前記メモリセル部および周辺素子部の表面に絶縁膜
１０９を形成する。

【０００６】次に、半導体基板表層部でトランジスタの
ソースおよびドレイン領域１１０となる部分に低濃度の
第１不純物を注入してメモリセル部および周辺素子部を
形成する。

【０００７】この後、周辺素子部の形成に際して、図１
１に示すように、高濃度の不純物を注入する領域１１３
上を残してレジストパターン１１４で覆い、高濃度の不
純物を注入した後にレジストパターン１１４を除去す
る。

【０００８】あるいは、図１２に示すように、基板上の
全領域にＳｉＯ₂ やＳｉ₃ Ｎ₄ などを堆積させた後、プ
ラズマを用いた異方性のエッチングによりゲートの側壁
に堆積物１１５を残し、不純物を注入する領域１１３上
を残してレジストパターン１１６で覆い、不純物を注入
した後にレジストパターン１１６を除去する。

【０００９】なお、上記したように高濃度の不純物を注
入した時に、レジストパターン１１４あるいは１１６の
レジストが硬化するので、この硬化したレジストを除去
するためにプラズマを用いたレジスト灰化装置が用いら
れる。

【００１０】上記したようにレジストパターン１１４あ
るいは１１６の形成後にプラズマを用いた工程がある
と、プラズマによって発生した電荷がレジストに帯電す
る。しかし、レジストパターン１１４あるいは１１６が
形成される素子領域が例えば半導体記憶装置におけるメ
モリセル部（周辺素子部に比べて大きな面積を有する）
のようにチップ面積の比較的大部分を占める場合には、
メモリセル部上をレジストパターン１１４あるいは１１
６で覆っていると、レジストに帯電する電荷量が大きく
なるので、レジストに帯電した電荷によってメモリセル
部のゲート酸化膜がダメージを受け、メモリセル部の動
作不良を引き起こすことがあった。

【００１１】特に、ゲート酸化膜を通して電子を浮遊ゲ
ートに注入／排出する不揮発性半導体記憶装置では、ゲ
ート酸化膜がダメージを受けることは信頼性上大きな問
題となる。

【００１２】

【発明が解決しようとする課題】上記したようにメモリ
セル部上にレジストパターンを形成した後にプラズマを
用いた工程が存在する従来の半導体記憶装置の製造方法
は、プラズマによって発生した電荷がレジストに帯電す
る量が大きく、この電荷によってゲート酸化膜がダメー
ジを受け、メモリセル部の動作不良を引き起こすという
問題があり、特にゲート酸化膜を通して電子を浮遊ゲー
トに注入／排出する不揮発性半導体記憶装置ではゲート
酸化膜がダメージを受けることは信頼性上大きな問題と
なる。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、チップ面積の比較的大部分を占める素子領域
を形成した後に素子領域上をレジストパターンで覆った
状態でプラズマを用いた工程がある場合でも、プラズマ
によって発生した電荷がレジストに帯電する量を抑制で
き、レジストに帯電した電荷によって素子領域のゲート
酸化膜や素子がダメージを受けないようにし、ダメージ
による素子領域の動作不良を防止し得る半導体装置の製
造方法を提供することを目的とする。

【００１４】また、本発明の他の目的は、メモリセル部
の形成後にメモリセル部上をレジストパターンで覆った
状態でプラズマを用いた工程がある場合でも、プラズマ
によって発生した電荷がレジストに帯電する量を抑制で
き、レジストに帯電した電荷によってメモリセル部のゲ
ート酸化膜や素子がダメージを受けないようにし、メモ
リセル部形成後の工程でのダメージによるメモリセル部
の動作不良を防止し得る半導体装置の製造方法を提供す
る。

【００１５】また、本発明の他の目的は、不揮発性メモ
リセル部の形成後にメモリセル部上をレジストパターン
で覆った状態でプラズマを用いた工程がある場合でも、
プラズマによって発生した電荷がレジストに帯電する量
を抑制でき、レジストに帯電した電荷によってメモリセ
ル部のゲート酸化膜や素子がダメージを受けないように
し、ゲート酸化膜を通して電子を浮遊ゲートに注入／排
出する動作の信頼性の低下を防止し得る不揮発性半導体
装置の製造方法を提供する。

【００１６】また、本発明の他の目的は、チップ面積の
比較的大部分を占める素子領域を形成した後に素子領域
上をレジストパターンで覆った状態でプラズマを用いた
工程があり、かつ、素子領域外の周辺素子部に抵抗など
の周辺素子を多結晶シリコン膜により形成するための工
程がある場合に、素子領域をプラズマから保護するため
の多結晶シリコン膜を工程数を増加させることなく形成
でき、プラズマによって発生した電荷がレジストに帯電
する量を抑制し得る半導体装置の製造方法を提供するこ
とにある。

【００１７】

【課題を解決するための手段】第１の発明は、半導体基
板表面上で半導体チップ面積の比較的大部分を占める第
１領域のゲート酸化膜がダメージを受けることを防ぐた
めの工程に特徴を有するものである。即ち、半導体基板
表面上で半導体チップ面積の比較的大部分を占める第１
領域に同一種類の多数の半導体素子が集積され、前記第
１領域とは別の領域で比較的小面積を有する第２領域に
も半導体素子が集積されてなる半導体装置の製造に際し
て、半導体基板上に素子分離用のフィールド絶縁膜およ
びゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート
電極を形成する工程と、前記ゲート電極を含む基板面上
に絶縁膜を形成する工程と、前記半導体基板の表層部の
一部におけるＭＯＳトランジスタのソースおよびドレイ
ン領域に低濃度の第１不純物を注入する工程と、この
後、基板上の絶縁膜上に、前記第１領域のＭＯＳトラン
ジスタを保護するための多結晶シリコン膜を形成する工
程と、この後、基板上全面にレジストを塗布し、前記第
２領域で高濃度の第２不純物の注入予定領域が露出し、
かつ、前記第１領域と第２領域との境界において第１領
域を覆う前記多結晶シリコンの端が活性領域上に位置す
るように前記レジストをパターニングする工程と、前記
レジストパターンをマスクとして、前記多結晶シリコン
が前記第１領域を覆うとともに前記第２不純物の注入予
定領域が露出するようにパターニングを行い、高濃度の
第２不純物を注入する工程と、前記レジストパターンを
除去する工程とを具備することを特徴とする。

【００１８】第２の発明は、半導体記憶装置のメモリセ
ル部のゲート酸化膜がダメージを受けることを防ぐため
の工程に特徴を有するものである。即ち、半導体基板表
面上に高密度に集積された多数のメモリセル部とそれ以
外の周辺素子部からなる半導体記憶装置の製造に際し
て、半導体基板上に素子分離用のフィールド絶縁膜およ
びゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート
電極を形成してメモリセル部および周辺素子部を形成す
る工程と、前記メモリセル部および周辺素子部の表面に
絶縁膜を形成する工程と、ＭＯＳトランジスタのソース
およびドレイン領域に低濃度の第１不純物を注入してメ
モリセル部および周辺素子部を形成する工程と、前記メ
モリセル部上および周辺部上の絶縁膜上にメモリセル部
保護用の多結晶シリコン膜を形成する工程と、全面にレ
ジストを塗布し、前記周辺素子部で高濃度の第２不純物
の注入予定領域が露出し、かつ、前記メモリセル部と周
辺素子部の境界においてメモリセル部を覆う前記多結晶
シリコンの端が活性領域上に位置するように前記レジス
トをパターニングする工程と、前記レジストパターンを
マスクとして、前記多結晶シリコンに対して、前記メモ
リセル部を覆うとともに前記第２不純物の注入予定領域
が露出するようにパターニングを行い、高濃度の第２不
純物を注入する工程と、前記レジストパターンを除去す
る工程とを具備することを特徴とする。

【００１９】第３の発明は、半導体記憶装置のメモリセ
ル部のゲート酸化膜がダメージを受けることを防ぐため
の工程に特徴を有するものである。即ち、半導体基板表
面上に高密度に集積された多数のメモリセル部とそれ以
外の周辺素子部からなる半導体記憶装置の製造に際し
て、半導体基板上に素子分離用のフィールド絶縁膜およ
びゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート
電極を形成してメモリセル部および周辺素子部を形成す
る工程と、ソースおよびドレイン領域に低濃度の第１不
純物を注入してメモリセル部および周辺素子部を形成す
る工程と、前記メモリセル部上および周辺部上にメモリ
セル部保護用の多結晶シリコン膜を形成する工程と、全
面にレジストを塗布し、前記周辺素子部で高濃度の第２
不純物の注入予定領域が露出し、かつ、前記メモリセル
部と周辺素子部の境界においてメモリセル部を覆う前記
多結晶シリコンの端がゲート絶縁膜上に位置するように
前記レジストをパターニングする工程と、前記レジスト
パターンをマスクとして、前記多結晶シリコンに対し
て、メモリセル部を覆うとともに前記第２不純物の注入
予定領域が露出するようにパターニングを行い、高濃度
の第２不純物を注入する工程と、前記レジストパターン
を除去する工程と、前記多結晶シリコンを除去する、ま
たは熱酸化により酸化膜に変える工程とを具備すること
を特徴とする。

【００２０】第４の発明は、半導体記憶装置のメモリセ
ル部のゲート酸化膜がダメージを受けることを防ぐとと
もに周辺素子部にＬＤＤ構造のＭＯＳトランジスタを形
成する工程に特徴を有するものである。即ち、半導体基
板表面上に高密度に集積された多数のメモリセル部とそ
れ以外の周辺素子部からなる半導体記憶装置の製造に際
して、半導体基板上に素子分離用のフィールド絶縁膜お
よびゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲー
ト電極を形成してメモリセル部および周辺素子部を形成
する工程と、前記メモリセル部および周辺素子部の表面
に絶縁膜を形成する工程と、ＭＯＳトランジスタのソー
スおよびドレインの形成予定領域に低濃度の第１不純物
を注入してメモリセル部および周辺素子部を形成する工
程と、前記メモリセル部上および周辺部上の絶縁膜上に
メモリセル部保護用および周辺素子ゲート側壁部形成用
の多結晶シリコン膜を形成する工程と、全面にレジスト
を塗布し、前記周辺素子のゲート部およびゲート部近傍
が露出し、かつ、メモリセル部と周辺素子部の境界にお
いてメモリセル部を覆う前記多結晶シリコンの端が活性
領域上に位置するように前記レジストをパターニングす
る工程と、前記レジストパターンをマスクとして、前記
多結晶シリコンに対して、前記メモリセル部を覆うと共
に前記ゲート側壁部に前記多結晶シリコンを残す形に加
工し、高濃度の第２不純物を注入する工程と、前記レジ
ストパターンおよび前記ゲート側壁部に残存した多結晶
シリコンをマスクとして高濃度の第２不純物を注入する
工程と、前記レジストを除去する工程とを具備すること
を特徴とする。

【００２１】第５の発明は、工程数を増加させることな
く、半導体記憶装置のメモリセル部のゲート酸化膜がダ
メージを受けることを防ぐための工程に特徴を有するも
のである。即ち、半導体基板表面上に高密度に集積され
た多数のメモリセル部とそれ以外の周辺素子部からなる
半導体記憶装置の製造に際して、半導体基板上に素子分
離用のフィールド絶縁膜およびゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成してメモリセル
部および周辺素子部を形成する工程と、前記メモリセル
部および周辺素子部の表面に絶縁膜を形成する工程と、
ＭＯＳトランジスタのソースおよびドレイン領域に第１
不純物を注入してメモリセル部および第１周辺素子部を
形成する工程と、前記メモリセル部上および周辺部上の
絶縁膜上にメモリセル部保護用および第２周辺素子形成
用の多結晶シリコン膜を形成する工程と、全面にレジス
トを塗布し、前記第２周辺素子形成予定領域上およびメ
モリセル部と周辺素子部の境界において前記メモリセル
部を覆う前記多結晶シリコンの端が活性領域上に位置す
るように前記レジストをパターニングする工程と、前記
レジストパターンをマスクとして、前記多結晶シリコン
に対して、前記メモリセル部を覆うとともに前記第２周
辺素子を形成するようにパターニングする工程と、前記
レジストパターンを除去する工程とを具備することを特
徴とする。

【００２２】第６の発明は、不揮発性半導体記憶装置の
不揮発性メモリセル部のゲート酸化膜がダメージを受け
ることを防ぐための工程に特徴を有するものである。即
ち、半導体基板上に絶縁膜を介して設けられた浮遊ゲー
トへの電子の注入および放出を行う不揮発性のメモリセ
ルをアレイ状に配置した不揮発性半導体記憶装置の製造
に際して、半導体基板上に素子分離用のフィールド絶縁
膜およびゲート絶縁膜を形成し、前記ゲート絶縁膜上に
ゲート電極を形成して不揮発性のメモリセル部および周
辺素子部を形成する工程と、前記メモリセル部および周
辺素子部の表面に絶縁膜を形成する工程と、ＭＯＳトラ
ンジスタソースおよびドレイン領域に低濃度の第１不純
物を注入してメモリセル部および周辺素子部を形成する
工程と、前記メモリセル部上および周辺部上の絶縁膜上
にメモリセル部保護用の多結晶シリコン膜を形成する工
程と、全面にレジストを塗布し、前記周辺素子部で高濃
度の第２不純物の注入予定領域が露出し、かつ、前記メ
モリセル部と周辺素子部の境界においてメモリセル部を
覆う前記多結晶シリコンの端が活性領域上に位置するよ
うに前記レジストをパターニングする工程と、前記レジ
ストパターンをマスクとして、前記多結晶シリコンに対
して、前記メモリセル部を覆うとともに前記第２不純物
の注入予定領域が露出するようにパターニングを行い、
高濃度の第２不純物を注入する工程と、前記レジストパ
ターンを除去する工程とを具備することを特徴とする。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１乃至図８は、本発明の
第１の実施の形態に係る不揮発性半導体メモリの製造に
際して、メモリセル部形成後の工程でメモリセルがダメ
ージを受けないように製造する工程の一例を示してい
る。

【００２４】図１は、不揮発性半導体メモリの二層ゲー
ト構造が形成された時点でのメモリセル部の一部の平面
パターンの一例を示している。図２乃至図８は、第１の
実施の形態における不揮発性半導体メモリの製造工程に
おけるウエハー断面構造を示している。ここで、図２
（ａ）乃至図７（ａ）は図１中のＡ−Ａ線に沿う断面
図、図２（ｂ）乃至図７（ｂ）は図１中のＢ−Ｂ線に沿
う断面図、図２（ｃ）乃至図７（ｃ）は図２（ａ）乃至
図７（ａ）の工程に対応する周辺素子部の断面図、図８
は図７の工程におけるメモリセル部と周辺素子部との境
界領域の断面図を示している。

【００２５】この第１の実施の形態では、ゲート酸化膜
がダメージを受けることを防ぐための工程に特徴を有す
るものである。まず、第１の実施形態の工程について概
要を説明する。

【００２６】半導体基板上に素子分離用のフィールド絶
縁膜およびゲート絶縁膜を形成し、前記ゲート絶縁膜上
にゲート電極を形成してメモリセル部および周辺素子部
を形成する。

【００２７】次に、メモリセル部および周辺素子部の表
面に絶縁膜を形成し、ＭＯＳトランジスタのソースおよ
びドレインの形成予定領域に低濃度の第１不純物を注入
してメモリセル部および周辺素子部を形成する。

【００２８】次に、前記メモリセル部上および周辺素子
部上の絶縁膜上にメモリセル部保護用の多結晶シリコン
膜を形成する。次に、基板上全面にレジストを塗布し、
前記周辺素子部の高濃度の第２不純物の注入予定領域が
露出し、かつ、メモリセル部と周辺素子部の境界におい
てメモリセル部を覆う前記多結晶シリコンの端が活性領
域上に位置するようにレジストをパターニングした後、
前記レジストパターンをマスクとして前記第２不純物注
入予定領域にある前記多結晶シリコンを除去する。

【００２９】次に、前記レジストパターンをマスクとし
て、高濃度の第２不純物を注入する。その後、前記レジ
ストパターンを除去し、必要であれば、前記メモリセル
部上の多結晶シリコンを除去する、または熱酸化により
酸化膜に変える。

【００３０】以下、図１乃至図８を参照しながら第１の
実施形態の工程を詳細に説明する。まず、図２（ａ）乃
至（ｃ）に示すように、半導体基板上１０１に選択酸化
法によりフィールド酸化膜領域１０２と素子領域を形成
し、フィールド酸化膜領域下にはチャネルストップ（図
示せず）を形成する。

【００３１】次に、ゲート絶縁膜としてゲート酸化膜１
０３ａを熱酸化により約１０ｎｍ成長させ、その上に浮
遊ゲート１０４ａを形成するための第１導体層として、
多結晶シリコン１０４をＬＰＣＶＤ（減圧気相成長）法
により約１００ｎｍ堆積させ、前記多結晶シリコン１０
４中にＰＯＣｌ₂ による熱拡散などにより不純物拡散を
行う。

【００３２】次に、全面にレジスト（図示せず）を塗布
し、前記多結晶シリコン１０４にセルスリットを形成す
るようにレジストのパターニングを行い、さらに、この
レジストパターンをマスクとする異方性エッチングによ
り前記多結晶シリコン１０４を選択的に除去した後、前
記レジストパターンを除去する。

【００３３】次に、図３（ａ）乃至（ｃ）に示すよう
に、全面に層間絶縁膜としてＳｉＯ₂／Ｓｉ₃ Ｎ₄ ／Ｓ
ｉＯ₂ 積膜層（ＯＮＯ膜）１０５を形成し、メモリセル
部をレジスト（図示せず）で覆った後、周辺素子部のＯ
ＮＯ膜１０５、多結晶シリコン１０４、ゲート酸化膜１
０３ａをエッチング除去する。

【００３４】次に、前記レジスト（図示せず）を除去し
た後、熱酸化により周辺素子部のゲート酸化膜１０３ｂ
を形成した後、メモリセル部の制御ゲート電極１０６ａ
および周辺素子部のゲート電極１０６ｂを形成するため
に、基板上全面に第２導体層１０６として多結晶シリコ
ン１０６をＬＰＣＶＤ法により約４００ｎｍ堆積させ、
前記多結晶シリコン１０６中にＰＯＣｌ₂ による熱拡散
などにより不純物拡散を行う。

【００３５】次に、基板上全面にレジスト１０７を塗布
し、二層ゲート構造を形成するためにレジスト１０７の
パターニングを行い、このレジストパターンをマスクと
する異方性エッチングにより前記多結晶シリコン１０
６、ＯＮＯ膜１０５、多結晶シリコン１０４の順に除去
することにより、制御ゲート電極１０６ａ／ＯＮＯ膜１
０５／浮遊ゲート１０４ａからなる二層ゲート構造を形
成した後、前記レジスト１０７を除去する。この時点で
のメモリセル部の一部の平面パターンの一例を図１に示
している。

【００３６】次に、図４（ａ）乃至（ｃ）に示すよう
に、再びメモリセル部上にレジスト１０８を塗布し、周
辺素子部のゲート電極を形成するためにレジスト１０８
のパターニングを行い、このレジスト１０８のパターン
をマスクとする異方性エッチングにより前記多結晶シリ
コン１０６をパターニングしてゲート電極１０６ｂを形
成した後、前記レジスト１０８のパターンを除去する。

【００３７】次に、図５（ａ）乃至（ｃ）に示すよう
に、熱酸化により基板上全面に酸化膜１０９を形成した
後、レジスト（図示せず）を塗布し、ＭＯＳトランジス
タのソース、ドレイン領域を形成しようとする部分にイ
オン注入を行うために上記レジストのパターニングを行
い、このレジストパターンをマスクとして低濃度の不純
物のイオン注入を行う（例えばひ素をドーズ量５×１０
¹³ｃｍ^-3でイオン注入する）ことにより、ソース、ドレ
イン領域１１０を形成した後、前記レジストパターンを
除去する。

【００３８】次に、図６（ａ）乃至（ｃ）に示すよう
に、メモリセル部を保護するために、基板上全面に多結
晶シリコン１１１をＬＰＣＶＤ法により約１００ｎｍ堆
積させた後、必要であれば、前記多結晶シリコン１１１
中にＰＯＣｌ₂ による熱拡散などにより不純物拡散を行
う。

【００３９】次に、図７（ａ）乃至（ｃ）に示すよう
に、基板上全面にレジスト１１２を塗布して所要のパタ
ーニングを行い、このレジストパターンをマスクとして
前記多結晶シリコン１１１をパターニングすることによ
り、周辺素子部の前記高濃度の不純物の注入予定領域を
露出させるとともに、図８に示すように、メモリセル部
を覆う前記多結晶シリコン１１１の端がメモリセル部と
周辺素子部の境界において活性領域１０３ｃ上に位置す
るようにパターニングする。

【００４０】次に、前記高濃度の不純物の注入予定領域
に高濃度の不純物を注入（例えばひ素をドーズ量１×１
０¹⁵ｃｍ^-3でイオン注入）することにより、周辺素子部
のＭＯＳトランジスタの高濃度ソース、ドレイン領域１
１３を形成した後、プラズマを用いたレジスト灰化装置
によりレジスト１１２のパターンを除去する。

【００４１】この際、メモリセル部と周辺素子部の境界
の活性領域１０３ｃは高濃度の不純物注入によりダメー
ジを受けているので電荷が流れ易くなっており、メモリ
セル部上のレジスト１１２に帯電した電荷はその下側の
前記多結晶シリコン１１１を介して前記活性領域１０３
ｃに抜けるので、レジスト１１２に帯電した電荷によっ
てメモリセル部のゲート酸化膜１０３ａがダメージを受
けることはない。

【００４２】その後、例えば浮遊ゲート１０４ａに紫外
線を照射することにより消去を行う不揮発性半導体メモ
リ（ＥＰＲＯＭ）のように、メモリセルが多結晶シリコ
ン１１１で覆われていることが不都合である半導体メモ
リの場合には、多結晶シリコン１１１を除去するか、ま
たは熱酸化によって酸化膜に変える。

【００４３】この後、図示しないが、よく知られている
ように、層間絶縁膜を堆積形成させ、この層間絶縁膜の
所定の箇所にコンタクト孔を開口し、さらに、配線層と
なるアルミニウム膜などを蒸着し、これを所定の配線パ
ターンにパターニングする。

【００４４】そして、全面に保護膜を堆積するなどの諸
工程を経て不揮発性半導体メモリの製造を完了する。な
お、上記した第１の実施形態において、酸化膜１０９の
形成を省略することにより、メモリセル部と周辺素子部
の境界の活性領域１０３ｃが厚くならず、活性領域１０
３ｃから電荷が抜け易くなるという利点が得られるもの
であり、以下、この場合の製造工程を簡単に述べる。

【００４５】まず、メモリセル部および周辺素子部のゲ
ート電極の形成後、酸化膜１０９の形成を行わずに、Ｍ
ＯＳトランジスタのソースおよびドレインの形成予定領
域に低濃度の第１不純物を注入てメモリセル部および周
辺素子部を形成する。

【００４６】次に、酸化膜１０９の形成を行わず、ＬＰ
ＣＶＤ法によりメモリセル部を保護するための多結晶シ
リコン１１１をメモリセル部上および周辺素子部上に約
３０ｎｍ堆積させる。

【００４７】次に、第１の実施形態と同様にレジストパ
ターン１１２を形成し、前記レジストパターン１１２を
マスクとして高濃度の不純物の注入予定領域にある前記
多結晶シリコン１１１を除去した後に高濃度の不純物を
注入してソース、ドレイン領域１１３を形成する。

【００４８】その後、プラズマを用いたレジスト灰化装
置によりレジストパターン１１２を除去する。この際、
メモリセル部と周辺素子部の境界の活性領域１０３ｃは
高濃度の不純物注入によりダメージを受けているので電
荷が流れ易くなっており、メモリセル部上のレジストに
帯電した電荷は前記多結晶シリコン１１１を介して前記
活性領域１０３ｃに抜けるので、レジストに帯電した電
荷によってメモリセル部のゲート酸化膜がダメージを受
けることはない。

【００４９】その後、多結晶シリコン１１１を除去する
か、または熱酸化によって酸化膜に変える。図９（ａ）
および図９（ｂ）は、本発明の第２の実施形態に係る不
揮発性半導体メモリの製造方法において、周辺素子部に
高濃度の不純物を注入する例として周辺素子部にＬＤＤ
構造のＭＯＳトランジスタを形成する工程における周辺
素子部の断面構造を示している。

【００５０】この第２の実施の形態では、ゲート酸化膜
がダメージを受けることなく、ＬＤＤ構造のＭＯＳトラ
ンジスタを形成するための工程に特徴を有するものであ
る。この工程に対応するメモリセル部の断面構造は、図
７（ａ）および図７（ｂ）に示した断面構造と同様であ
る。

【００５１】まず、第２の実施の形態の工程について概
要を説明する。半導体基板上に素子分離用のフィールド
絶縁膜およびゲート絶縁膜を形成し、前記ゲート絶縁膜
上にゲート電極を形成してメモリセル部および周辺素子
部を形成する。

【００５２】次に、メモリセル部および周辺素子部の表
面に絶縁膜を形成し、ＭＯＳトランジスタのソースおよ
びドレインの形成予定領域に低濃度の第１不純物を注入
してメモリセル部および周辺素子部を形成する。

【００５３】次に、前記メモリセル部上および周辺素子
部上の絶縁膜上にメモリセル部保護用および周辺素子ゲ
ート側壁部形成用の多結晶シリコン膜を形成する。次
に、基板上全面にレジストを塗布し、前記周辺素子部の
高濃度の第２不純物の注入予定領域（本例では周辺素子
のゲート部およびゲート部近傍）が露出し、かつ、メモ
リセル部と周辺素子部の境界においてメモリセル部を覆
う前記多結晶シリコンの端が活性領域上に位置するよう
にレジストをパターニングした後、前記レジストパター
ンをマスクとして前記ゲート側壁部に前記多結晶シリコ
ンが残る形で前記第２不純物注入予定領域にある前記多
結晶シリコンを除去する。

【００５４】次に、前記レジストパターンおよび前記ゲ
ート側壁部に残存した前記多結晶シリコンをマスクとし
て、高濃度の第２不純物を注入する。その後、前記レジ
ストパターンを除去し、必要であれば、前記メモリセル
部上の多結晶シリコンおよび前記ゲート側壁部に残存し
た多結晶シリコンを除去する、または熱酸化により酸化
膜に変える。

【００５５】以下、第２の実施形態を詳細に説明する。
まず、前述した第１の実施形態における図２乃至図６ま
での工程と同様の工程を実施する。その後、基板上全面
にレジストを塗布し、図９（ａ）に示すように周辺素子
のゲート部およびゲート部近傍が露出するようにレジス
トパターン１１２を形成する。

【００５６】この時、メモリセル部を覆う前記多結晶シ
リコン１１１の端が、図８に示したようにメモリセル部
と周辺素子部の境界において活性領域１０３ｃ上に位置
するようにパターニングする。

【００５７】次に、レジストパターン１１２をマスクと
して、異方性エッチングにより前記ゲート側壁部に多結
晶シリコン１１１ａが残る形状で多結晶シリコン１１１
を除去する。

【００５８】次に、レジストパターン１１２および多結
晶シリコン１１１ａをマスクとして高濃度の不純物を注
入し、ＭＯＳトランジスタのソース、ドレイン領域１１
３を形成する。その後、プラズマを用いたレジスト灰化
装置により前記レジストパターン１１２を除去するが、
メモリセル部は前記多結晶シリコン１１１で覆われてお
り、第１の実施形態と同様に、レジストパターン１１２
に帯電した電荷によってゲート酸化膜１０３ａがダメー
ジを受けることはない。

【００５９】その後、必要であれば、多結晶シリコン１
１１を除去するか、または熱酸化によって酸化膜に変え
る。なお、前記した第１の実施形態と第２の実施形態と
を併用することにより、異なるＬＤＤ長を持つ周辺素子
を形成することが可能になり、以下、第１の実施形態と
第２の実施形態とを併用した第３の実施形態について説
明する。

【００６０】第３の実施形態においては、まず、前述し
た第１の実施形態における図２乃至図６までの工程と同
様の工程を実施する。その後、基板上全面にレジストを
塗布し、ＬＤＤ長が短い素子を形成しようとする領域で
は図９（ａ）に示したようにゲート部およびゲート部近
傍が露出するようにパターニングを行い、ＬＤＤ長が長
い素子を形成しようとする領域では図９（ｂ）に示した
ように素子のソース、ドレイン領域にイオン注入するた
めのパターニングを行い、レジストパターン１１２を形
成する。

【００６１】この時、メモリセル部を覆う前記多結晶シ
リコン１１１は、図８に示したようにメモリセル部と周
辺素子部の境界において活性領域１０３ｃ上でパターニ
ングするようにする。その後、多結晶シリコン１１１を
異方性エッチングにより除去した後、高濃度の不純物を
注入し、ソース、ドレイン領域１１３を形成する。

【００６２】その後、プラズマを用いたレジスト灰化装
置により前記レジストを除去するが、メモリセル部は前
記多結晶シリコンで覆われており、第１の実施形態と同
様に、レジストに帯電した電荷によってゲート酸化膜が
ダメージを受けることはない。その後、必要であれば、
多結晶シリコン１１１を除去するか、または熱酸化によ
って酸化膜に変える。

【００６３】なお、周辺素子部への高濃度の不純物の注
入はＬＤＤ構造に限定されるものではなく、その他の構
造のために行われる高濃度の不純物の注入に対しても本
発明は有効である。

【００６４】図１０は、第４の実施形態における不揮発
性半導体メモリの周辺素子部の断面構造を示している。
この第４の実施の形態では、メモリセル部を保護しつつ
工程数を増加させることなく、半導体メモリに必要とな
る構造（例えば周辺素子部における電源電圧分割用の高
抵抗素子）を形成するための工程に特徴を有するもので
ある。

【００６５】まず、第４の実施形態の工程について概要
を説明する。半導体基板上に素子分離用のフィールド絶
縁膜およびゲート絶縁膜を形成し、前記ゲート絶縁膜上
にゲート電極を形成してメモリセル部および周辺素子部
を形成する。

【００６６】次に、メモリセル部および周辺部の表面に
絶縁膜を形成した後、メモリセル部上および第１周辺部
上の絶縁膜上に、メモリセル部保護用および周辺素子形
成用の多結晶シリコン膜を形成する。

【００６７】次に、全面にレジストを塗布し、周辺素子
形成予定領域上を覆い、かつ、メモリセル部と周辺素子
部の境界においてメモリセル部を覆う前記多結晶シリコ
ンの端が活性領域上に位置するようにレジストをパター
ニングした後、前記レジストパターンをマスクとして前
記周辺素子形成用の多結晶シリコン膜をパターニングす
る。

【００６８】その後、前記レジストパターンを除去す
る。その後、必要であれば、周辺部をレジストで覆いメ
モリセル部上の多結晶シリコンを除去した後、前記レジ
ストを除去する。

【００６９】以下、第４の実施形態を詳細に説明する。
まず、前述した第１の実施形態における図２乃至図６ま
での工程と同様の工程を実施する。

【００７０】次に、基板上全面にレジスト１１２を塗布
し、図１０に示すように抵抗素子の形成予定領域上にレ
ジストパターン１１２を形成する。この時、メモリセル
部を覆う前記多結晶シリコン１１１は、図８に示したよ
うにメモリセル部と周辺素子部の境界において活性領域
１０３ｃ上でパターニングするようにする。

【００７１】次に、レジストパターン１１２をマスクと
して多結晶シリコン１１１をエッチング加工し、抵抗素
子のパターン１１１ａを形成する。その後、プラズマを
用いたレジスト灰化装置によりレジストパターン１１２
を除去するが、メモリセル部は前記多結晶シリコン１１
１で覆われており、第１の実施形態と同様に、レジスト
パターン１１２に帯電した電荷によってゲート酸化膜１
０３ａがダメージを受けることはない。その後、必要で
あれば、周辺部をレジストで覆い、メモリセル部上の多
結晶シリコン１１１を除去した後、前記レジストパター
ン１１２を除去する。

【００７２】この後、図示しないが、層間絶縁膜を堆積
形成させ、抵抗素子を形成する多結晶シリコン１１１ａ
上にコンタクト孔を開口し、さらに、配線層となるアル
ミニウム膜などを蒸着し、これを所定の配線パターンに
パターニングすることにより抵抗素子が完成する。

【００７３】前記抵抗素子１１１ａは、不純物を含んで
いない多結晶シリコン１１１を用いているので抵抗値は
高いものとなるが、その抵抗値を制御することも可能で
ある。

【００７４】即ち、多結晶シリコン１１１の抵抗値を制
御したい場合には、レジスト１１２を塗布する前に多結
晶シリコン１１１の全面に不純物を僅かに注入し、その
後、抵抗素子１１１ａの形成予定領域上にレジストパタ
ーン１１２を形成した後、レジストパターン１１２をマ
スクとして多結晶シリコン１１１をエッチング加工して
抵抗素子１１１ａを形成することにより、所望の抵抗値
を持つ抵抗を得ることができる。

【００７５】あるいは、多結晶シリコン１１１の代わり
に、予め不純物を含んだ多結晶シリコンを用いることに
よっても抵抗値を変えることができる。なお、メモリセ
ル部を保護する多結晶シリコンを用いて周辺部に形成し
ようとする構造は、前記抵抗素子に限定されるものでは
ない。

【００７６】上述したような不揮発性半導体メモリの製
造方法の様々な実施形態によれば、不揮発性メモリセル
部の形成後、メモリセル部上を多結晶シリコンで保護し
てからレジストで覆った状態でプラズマを用いた工程を
行うので、プラズマによって発生した電荷がレジストに
帯電する量を抑制でき、レジストに帯電した電荷によっ
てメモリセル部のゲート酸化膜や素子がダメージを受け
ることを防ぐことができ、メモリセル部形成後の工程で
のダメージによるメモリセル部の動作不良とかゲート酸
化膜を通して電子を浮遊ゲートに注入／排出する動作の
信頼性の低下を防止することができる。

【００７７】また、周辺素子部に抵抗を形成するための
多結晶シリコン膜を、素子領域をプラズマから保護する
ための保護膜として素子領域上にも同時に形成すること
により、メモリセル部を保護しつつ、工程数を増やすこ
となく周辺素子を形成することができる。

【００７８】なお、上記実施形態は、不揮発性半導体メ
モリを製造する場合を示したが、本発明は、不揮発性半
導体メモリに限らず、半導体メモリやゲートアレイなど
の半導体装置を製造する場合にも適用し、チップ面積の
比較的大部分を占める素子領域を形成した後に素子領域
上を多結晶シリコンで保護してからレジストパターンで
覆った状態でプラズマを用いた工程を行うことが可能で
ある。

【００７９】また、半導体基板上の素子領域が尖鋭な突
起部を有する場合には素子領域上をレジストパターンで
覆った状態でプラズマを用いた工程を行う際にプラズマ
によって発生した電荷が突起部に集結し易い点に着目
し、本発明は、尖鋭な突起部を有する素子領域上を多結
晶シリコンで保護してからレジストパターンで覆った状
態でプラズマを用いた工程を行うことによってプラズマ
によって発生した電荷の集結を抑制することも可能であ
る。

【００８０】

【発明の効果】上述したように、本発明の半導体装置の
製造方法によれば、チップ面積の比較的大部分を占める
素子領域を形成した後に素子領域上を多結晶シリコンで
保護してからレジストパターンで覆った状態でプラズマ
を用いた工程を行うので、プラズマによって発生した電
荷がレジストに帯電する量を抑制でき、レジストに帯電
した電荷によって素子領域のゲート酸化膜や素子がダメ
ージを受けることを防ぐことができ、素子領域形成後の
工程でのダメージによる素子領域の動作不良を防止する
ことができる。

【００８１】また、本発明を半導体メモリの製造方法に
適用すれば、メモリセル部の形成後、メモリセル部上を
多結晶シリコンで保護してからレジストで覆った状態で
プラズマを用いた工程を行うので、プラズマによって発
生した電荷によってメモリセル部のゲート酸化膜や素子
がダメージを受けることを防ぐことができ、メモリセル
部形成後の工程でのダメージによるメモリセル部の動作
不良を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る不揮発性半導
体メモリの製造方法により形成された不揮発性半導体メ
モリのメモリセル部の二層ゲート構造形成時のパターン
を示す平面図。

【図２】図１の不揮発性半導体メモリの製造工程の一部
を示す断面図。

【図３】図２の工程の続きを示す断面図。

【図４】図３の工程の続きを示す断面図。

【図５】図４の工程の続きを示す断面図。

【図６】図５の工程の続きを示す断面図。

【図７】図６の工程の続きを示す断面図。

【図８】図７の工程の一部を拡大して示す断面図。

【図９】本発明の第２の実施の形態に係る不揮発性半導
体メモリの製造工程の一部を示す断面図。

【図１０】本発明の第４の実施の形態に係る不揮発性半
導体メモリの製造工程の一部を示す断面図。

【図１１】従来の不揮発性半導体メモリの製造工程の一
例における一部を示す断面図。

【図１２】従来の不揮発性半導体メモリの製造工程の他
の例における一部を示す断面図。

【符号の説明】

１０１…半導体基板、 １０２…フィールド酸化膜、 １０３ａ…メモリセル部のゲート酸化膜、 １０３ｂ…周辺素子部のゲート酸化膜、 １０３ｃ…メモリセル部と周辺素子部との境界の活性領
域、 １０４、１０６、１１１、１１１ａ…多結晶シリコン
膜、 １０４ａ…第１層ゲート（浮遊ゲート）、 １０５…ＯＮＯ膜、 １０６ａ…第２層ゲート（制御ゲート）、 １０６ｂ…周辺素子のゲート、 １０７、１０８、１１２、１１４、１１６…レジストパ
ターン、 １０９…熱酸化膜、 １１０、１１３…ソース、ドレイン拡散層、 １１５…ＳｉＯ₂ 膜またはＳｉ₃ Ｎ₄ 膜。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−314868（ＪＰ，Ａ) 特開 平４−348072（ＪＰ，Ａ) 特開 平５−343640（ＪＰ，Ａ) 特開 平７−45728（ＪＰ，Ａ) 特開 平７−221275（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板表面上に高密度に集積された
   多数のメモリセル部とそれ以外の周辺素子部からなる半
   導体記憶装置の製造に際して、 半導体基板上に素子分離用のフィールド絶縁膜およびゲ
   ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
   を形成してメモリセル部および周辺素子部を形成する工
   程と、 前記メモリセル部および周辺素子部の表面に絶縁膜を形
   成する工程と、 前記半導体基板の表層部でＭＯＳトランジスタのソース
   およびドレイン領域となる部分に低濃度の第１不純物を
   注入してメモリセル部および周辺素子部を形成する工程
   と、 前記メモリセル部上および周辺部上の絶縁膜上に前記メ
   モリセル部保護用の多結晶シリコン膜を形成する工程
   と、 全面にレジストを塗布し、前記周辺素子部で高濃度の第
   ２不純物の注入予定領域が露出し、かつ、前記メモリセ
   ル部を覆う前記多結晶シリコンの端が前記メモリセル部
   と周辺素子部との境界において活性領域上に位置するよ
   うに前記レジストをパターニングする工程と、 前記レジストパターンをマスクとして、前記多結晶シリ
   コンのパターニングを行った後に、前記周辺素子部に前
   記高濃度の第２不純物を注入する工程と、 前記レジストパターンを除去する工程とを具備すること
   を特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体基板表面上に高密度に集積された
   多数のメモリセル部とそれ以外の周辺素子部からなる半
   導体記憶装置の製造に際して、 半導体基板上に素子分離用のフィールド絶縁膜およびゲ
   ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
   を形成してメモリセル部および周辺素子部を形成する工
   程と、 前記半導体基板の表層部でＭＯＳトランジスタのソース
   およびドレイン領域となる部分に低濃度の第１不純物を
   注入してメモリセル部および周辺素子部を形成する工程
   と、 前記メモリセル部上および周辺部上に前記メモリセル部
   保護用の多結晶シリコン膜を形成する工程と、 全面にレジストを塗布し、前記周辺素子部で高濃度の第
   ２不純物の注入予定領域が露出し、かつ、前記メモリセ
   ル部と周辺素子部の境界において前記メモリセル部を覆
   う前記多結晶シリコンの端がゲート絶縁膜上に位置する
   ように前記レジストをパターニングする工程と、 前記レジストパターンをマスクとして、前記多結晶シリ
   コンのパターニングを行った後に、前記周辺素子部に前
   記高濃度の第２不純物を注入する工程と、 前記レジストパターンを除去する工程と、 前記多結晶シリコンを除去する、または熱酸化により酸
   化膜に変える工程とを具備することを特徴とする半導体
   装置の製造方法。
3. 【請求項３】 半導体基板表面上に高密度に集積された
   多数のメモリセル部とそれ以外の周辺素子部からなる半
   導体記憶装置の製造に際して、 半導体基板上に素子分離用のフィールド絶縁膜およびゲ
   ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
   を形成してメモリセル部および周辺素子部を形成する工
   程と、 前記メモリセル部および周辺素子部の表面に絶縁膜を形
   成する工程と、 前記半導体基板の表層部でＭＯＳトランジスタのソース
   およびドレイン領域となる部分に低濃度の第１不純物を
   注入してメモリセル部および周辺素子部を形成する工程
   と、 前記メモリセル部上および周辺部上の絶縁膜上に前記メ
   モリセル部保護用および周辺素子のゲート側壁部形成用
   の多結晶シリコン膜を形成する工程と、 全面にレジストを塗布し、前記周辺素子のゲート部およ
   びゲート部近傍が露出し、かつ、前記メモリセル部と周
   辺素子部の境界において前記メモリセル部を覆う前記多
   結晶シリコンの端が活性領域上に位置するように前記レ
   ジストをパターニングする工程と、 前記レジストパターンをマスクとして前記多結晶シリコ
   ンをメモリセル部上および前記ゲート側壁部に残す形状
   に加工する工程と、 前記レジストパターンおよび前記ゲート側壁部に残存し
   た多結晶シリコンをマスクとして高濃度の第２不純物を
   注入する工程と、 前記レジストパターンを除去する工程とを具備すること
   を特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３に記載の半導体装置の製造方法
   において、 前記レジストパターンを形成する際に、前記ゲート側壁
   部のうちの一部については前記レジストが覆うようにレ
   ジストパターンを形成し、その後、ゲート側壁部のマス
   クとして前記レジストパターンおよび前記ゲート側壁部
   に残存した多結晶シリコンの両方を用いて高濃度の第２
   不純物を注入することを特徴とする半導体装置の製造方
   法。
5. 【請求項５】 請求項３または請求項４に記載の半導体
   装置の製造方法において、前記ゲート側壁部に前記多結
   晶シリコンが残る形状で前記多結晶シリコンを加工する
   際に、前記多結晶シリコンの除去をプラズマを用いた異
   方性エッチングで行うことを特徴とする半導体装置の製
   造方法。
6. 【請求項６】 半導体基板表面上に高密度に集積された
   多数のメモリセル部とそれ以外の周辺素子部からなる半
   導体記憶装置の製造に際して、 半導体基板上に素子分離用のフィールド絶縁膜およびゲ
   ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
   を形成してメモリセル部および周辺素子部を形成する工
   程と、 前記メモリセル部および周辺素子部の表面に絶縁膜を形
   成する工程と、 前記半導体基板の表層部でＭＯＳトランジスタのソース
   およびドレイン領域となる部分に第１不純物を注入して
   メモリセル部および第１周辺素子を形成する工程と、 前記メモリセル部上および第１周辺素子上の絶縁膜上に
   前記メモリセル部保護用および第２周辺素子形成用の多
   結晶シリコン膜を形成する工程と、 全面にレジストを塗布し、前記第２周辺素子の形成予定
   領域上を覆い、かつ、前記メモリセル部と周辺素子部の
   境界において前記メモリセル部を覆う前記多結晶シリコ
   ンの端が活性領域上に位置するように前記レジストをパ
   ターニングする工程と、 前記レジストパターンをマスクとして前記多結晶シリコ
   ンをパターニングする工程と、 前記レジストパターンを除去する工程とを具備すること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６に記載の半導体装置の製造方法
   において、前記第２周辺素子が抵抗素子であることを特
   徴とする半導体装置の製造方法。
8. 【請求項８】 請求項１，２，３または６のいずれか１
   つに記載の半導体装置の製造方法において、 前記多結晶シリコン膜を形成する際に、前記多結晶シリ
   コンが予め不純物を含んだ多結晶シリコンであるか、ま
   たは、前記多結晶シリコン膜を形成する工程と前記レジ
   ストをパターニングする工程の間に前記多結晶シリコン
   膜に不純物を注入する工程があることを特徴とする半導
   体装置の製造方法。
9. 【請求項９】 請求項１，２，３または６のいずれか１
   つに記載の半導体装置の製造方法において、 前記レジストパターンを除去するためにプラズマを用い
   たレジスト灰化装置を用いることを特徴とする半導体装
   置の製造方法。
10. 【請求項１０】 請求項１，３または６のいずれか１つ
    に記載の半導体装置の製造方法において、 前記レジストパターンを除去した後に前記メモリセル上
    の多結晶シリコンを除去する工程を具備することを特徴
    とする半導体装置の製造方法。
11. 【請求項１１】 請求項１，３または６のいずれか１つ
    に記載の半導体装置の製造方法において、 前記レジストパターンを除去した後に前記メモリセル上
    の多結晶シリコンを熱酸化により酸化する工程を具備す
    ることを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項１，２，３または６のいずれか
    １つに記載の半導体装置の製造方法において、 前記半導体記憶装置は、前記半導体基板上に絶縁膜を介
    して設けられた浮遊ゲートへの電子の注入および放出を
    行うメモリセルをアレイ状に配置した不揮発性半導体記
    憶装置であることを特徴とする半導体装置の製造方法。
13. 【請求項１３】 半導体基板表面上で半導体チップ面積
    の比較的大部分を占める第１領域に同一種類の多数の半
    導体素子が集積され、前記第１領域とは別の領域で比較
    的小面積を有する第２領域にも半導体素子が集積されて
    なる半導体記憶装置の製造に際して、 半導体基板上に素子分離用のフィールド絶縁膜およびゲ
    ート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極
    を形成する工程と、 前記ゲート電極を含む基板面上に絶縁膜を形成する工程
    と、 前記半導体基板の表層部でＭＯＳトランジスタのソース
    およびドレインの形成予定領域に低濃度の第１不純物を
    注入する工程と、 この後、基板上の絶縁膜上に前記第１領域保護用の多結
    晶シリコン膜を形成する工程と、 この後、基板上全面にレジストを塗布し、前記第２領域
    における高濃度の第２不純物の注入予定領域が露出し、
    かつ、前記第１領域を覆う前記多結晶シリコンの端が前
    記第１領域と第２領域との境界において活性領域上に位
    置するように前記レジストをパターニングする工程と、 前記レジストパターンをマスクとして前記多結晶シリコ
    ン領域のパターニングを行った後に、前記第２領域に前
    記高濃度の第２不純物を注入する工程と、 前記レジストパターンを除去する工程とを具備すること
    を特徴とする半導体装置の製造方法。