JPH05251712A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH05251712A JPH05251712A JP4050206A JP5020692A JPH05251712A JP H05251712 A JPH05251712 A JP H05251712A JP 4050206 A JP4050206 A JP 4050206A JP 5020692 A JP5020692 A JP 5020692A JP H05251712 A JPH05251712 A JP H05251712A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【目的】不揮発性半導体記憶装置の浮遊ゲート側面の酸
化シリコン膜にイオン注入を行なわず、電荷保持の信頼
性を高める。 【構成】制御ゲート電極６ａ、浮遊ゲート電極４ａの側
面に酸化シリコン膜８を形成させた後、絶縁性スペーサ
１４を形成する。この絶縁性スペーサ１４、二重ゲート
電極構成体をマスクにして酸化シリコン膜８を保護した
状態でＮ型不純物をイオン注入する。その後導入した不
純物を熱処理により拡散させＥＰＲＯＭのソース拡散層
ドレイン拡散層を形成する。
化シリコン膜にイオン注入を行なわず、電荷保持の信頼
性を高める。 【構成】制御ゲート電極６ａ、浮遊ゲート電極４ａの側
面に酸化シリコン膜８を形成させた後、絶縁性スペーサ
１４を形成する。この絶縁性スペーサ１４、二重ゲート
電極構成体をマスクにして酸化シリコン膜８を保護した
状態でＮ型不純物をイオン注入する。その後導入した不
純物を熱処理により拡散させＥＰＲＯＭのソース拡散層
ドレイン拡散層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、特にＳＧＭＯＳ（スタックド・ゲー
ト型ＭＯＳ）メモリで構成される消去可能不揮発性半導
体記憶装置（以下ＥＰＲＯＭと呼ぶ）の製造方法に関す
る。
の製造方法に関し、特にＳＧＭＯＳ（スタックド・ゲー
ト型ＭＯＳ）メモリで構成される消去可能不揮発性半導
体記憶装置（以下ＥＰＲＯＭと呼ぶ）の製造方法に関す
る。
【０００２】
【従来の技術】最近この種のＥＰＲＯＭ集積回路装置の
集積度の向上はめざましく、４Ｍビットのものまで市場
に提供されている。この高集積化に伴い、データ保持
（浮遊ゲート中の電荷の保持）の信頼性向上の要求も高
まっている。このため、浮遊ゲートを覆う絶縁酸化膜質
を向上させる必要がある。
集積度の向上はめざましく、４Ｍビットのものまで市場
に提供されている。この高集積化に伴い、データ保持
（浮遊ゲート中の電荷の保持）の信頼性向上の要求も高
まっている。このため、浮遊ゲートを覆う絶縁酸化膜質
を向上させる必要がある。
【０００３】従来のＥＰＲＯＭセルの製造方法を図４、
図５を参照して説明する。まず、図４（ａ）のようにＰ
型シリコン基板１の表面にＰウェル２を形成する。次に
通常のＬＯＣＯＳ法により、図示しないフィールド酸化
膜を形成する。ついで基板の活性領域上に、熱酸化法に
より、第１のゲート絶縁膜３を形成した後、第１の多結
晶シリコン膜４を所定の位置に形成する。次に第２のゲ
ート絶縁膜５を形成した後、気相成長法により、第２の
多結晶シリコン膜６を形成する。次に図４（ｂ）のよう
にフォトレジスト膜７を所定の位置に形成した後、これ
をマスクとして、第２の多結晶シリコン膜をエッチング
除去して制御ゲート電極（ワード線）６ａを形成し、つ
いで第２のゲート絶縁膜をエッチング除去し、さらに第
１の多結晶シリコン膜もエッチング除去して浮遊ゲート
電極４ａを形成する。次に図４（ｃ）のようにフォトレ
ジスト膜を除去し、熱酸化法により酸化シリコン膜８を
形成した後、ヒ素のイオン注入を行い、ゲート電極とセ
ルフ・アラインにドレイン拡散層９ａ，ソース拡散層９
ｂを形成する。次いで図５（ａ）のように層間絶縁膜１
０を形成した後、ドレイン拡散上にコンタクト・ホール
１１を形成する。次に図５（ｂ）のようにアルミニウム
をスパッタ法などにより形成し、パターニングしてアル
ミニウム配線（ビット線）１２を形成する。
図５を参照して説明する。まず、図４（ａ）のようにＰ
型シリコン基板１の表面にＰウェル２を形成する。次に
通常のＬＯＣＯＳ法により、図示しないフィールド酸化
膜を形成する。ついで基板の活性領域上に、熱酸化法に
より、第１のゲート絶縁膜３を形成した後、第１の多結
晶シリコン膜４を所定の位置に形成する。次に第２のゲ
ート絶縁膜５を形成した後、気相成長法により、第２の
多結晶シリコン膜６を形成する。次に図４（ｂ）のよう
にフォトレジスト膜７を所定の位置に形成した後、これ
をマスクとして、第２の多結晶シリコン膜をエッチング
除去して制御ゲート電極（ワード線）６ａを形成し、つ
いで第２のゲート絶縁膜をエッチング除去し、さらに第
１の多結晶シリコン膜もエッチング除去して浮遊ゲート
電極４ａを形成する。次に図４（ｃ）のようにフォトレ
ジスト膜を除去し、熱酸化法により酸化シリコン膜８を
形成した後、ヒ素のイオン注入を行い、ゲート電極とセ
ルフ・アラインにドレイン拡散層９ａ，ソース拡散層９
ｂを形成する。次いで図５（ａ）のように層間絶縁膜１
０を形成した後、ドレイン拡散上にコンタクト・ホール
１１を形成する。次に図５（ｂ）のようにアルミニウム
をスパッタ法などにより形成し、パターニングしてアル
ミニウム配線（ビット線）１２を形成する。
【０００４】
【発明が解決しようとする課題】ＥＰＲＯＭのセル・ア
レイにおける制御ゲート電極（ワード線）や、アルミニ
ウム配線（ビット線）には多数のセルが接続されている
ので、他のセルを書込むときに制御ゲート電極やドレイ
ン拡散層に加えられる電圧により、浮遊ゲート電極中の
負電荷が失なわれたり、正電荷が注入されたりする可能
性がある。従って、このような電圧ストレスにより浮遊
ゲート電極を包む酸化膜中を流れる電流はできる限り小
さく押さえることが高信頼性の為に必要である。しかし
浮遊ゲート側面を含う酸化シリコン膜８はヒ素のイオン
注入にさらにさらされているため、電流が流れやすくな
っている。一般に高ドーズヒ素イオン注入にさらされた
酸化シリコン膜はイオン注入されない酸化シリコン膜よ
り電流が流れやすい。図６には実験から得たこの現象を
示すデータである。図６から明らかなように、ヒ素のイ
オン注入にさらされた膜は、イオン注入を受けない膜よ
りも同一電界ストレスに対し、電流が流れやすい。その
為、ＥＰＲＯＭセルにおいて、制御ゲート電極やドレイ
ンに高電圧が印加されると、浮遊ゲート電極中の電荷
が、イオン注入にされされた酸化シリコン膜８を通して
散逸したり不必要に注入されたりしてデータが変化する
可能性がある。このことはデータを保持するというＥＰ
ＲＯＭの目的に反することであり、信頼性上問題があ
る。
レイにおける制御ゲート電極（ワード線）や、アルミニ
ウム配線（ビット線）には多数のセルが接続されている
ので、他のセルを書込むときに制御ゲート電極やドレイ
ン拡散層に加えられる電圧により、浮遊ゲート電極中の
負電荷が失なわれたり、正電荷が注入されたりする可能
性がある。従って、このような電圧ストレスにより浮遊
ゲート電極を包む酸化膜中を流れる電流はできる限り小
さく押さえることが高信頼性の為に必要である。しかし
浮遊ゲート側面を含う酸化シリコン膜８はヒ素のイオン
注入にさらにさらされているため、電流が流れやすくな
っている。一般に高ドーズヒ素イオン注入にさらされた
酸化シリコン膜はイオン注入されない酸化シリコン膜よ
り電流が流れやすい。図６には実験から得たこの現象を
示すデータである。図６から明らかなように、ヒ素のイ
オン注入にさらされた膜は、イオン注入を受けない膜よ
りも同一電界ストレスに対し、電流が流れやすい。その
為、ＥＰＲＯＭセルにおいて、制御ゲート電極やドレイ
ンに高電圧が印加されると、浮遊ゲート電極中の電荷
が、イオン注入にされされた酸化シリコン膜８を通して
散逸したり不必要に注入されたりしてデータが変化する
可能性がある。このことはデータを保持するというＥＰ
ＲＯＭの目的に反することであり、信頼性上問題があ
る。
【０００５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法は、一導電型半導体基板上に、第１
のゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜
及び制御ゲート電極から構成される二重ゲート電極を形
成する工程と、前記二重ゲート電極の側面に第１の絶縁
膜を形成する工程と、前記二重ゲート電極の側面の絶縁
膜を覆うマスクを形成する工程と、前記マスク及び前記
二重ゲート電極をマスクとして、前記半導体基板に逆導
電型の不純物を導入する工程と、熱処理により前記不純
物導入領域を拡大させて拡散層を形成し、前記拡散層を
ソース及びドレインとする工程を含むというものであ
る。
記憶装置の製造方法は、一導電型半導体基板上に、第１
のゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜
及び制御ゲート電極から構成される二重ゲート電極を形
成する工程と、前記二重ゲート電極の側面に第１の絶縁
膜を形成する工程と、前記二重ゲート電極の側面の絶縁
膜を覆うマスクを形成する工程と、前記マスク及び前記
二重ゲート電極をマスクとして、前記半導体基板に逆導
電型の不純物を導入する工程と、熱処理により前記不純
物導入領域を拡大させて拡散層を形成し、前記拡散層を
ソース及びドレインとする工程を含むというものであ
る。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１（ａ）〜（ｃ），図２（ａ），（ｂ）
は本発明の第１の実施例のＥＰＲＯＭセルアレイの製造
方法を説明するための工程順断面図である。
は本発明の第１の実施例のＥＰＲＯＭセルアレイの製造
方法を説明するための工程順断面図である。
【０００８】まず図１（ａ）に示すようにＰ型シリコン
基板１の表面にＰウェル２を形成する。次に通常のＬＯ
ＣＯＳ法により図示しないフィールド酸化膜を形成す
る。次いで、基板の活性領域上に第１のゲート絶縁膜３
を形成した後、第１の多結晶シリコン膜４を形成し、次
に第２のゲート絶縁膜５を形成し第２の多結晶シリコン
膜６を形成する。
基板１の表面にＰウェル２を形成する。次に通常のＬＯ
ＣＯＳ法により図示しないフィールド酸化膜を形成す
る。次いで、基板の活性領域上に第１のゲート絶縁膜３
を形成した後、第１の多結晶シリコン膜４を形成し、次
に第２のゲート絶縁膜５を形成し第２の多結晶シリコン
膜６を形成する。
【０００９】次に、図１（ｂ）に示すようにフォトレジ
ストをマスクにして、第２の多結晶シリコン膜ないし第
１の多結晶シリコン膜３を順次エッチング除去して、浮
遊ゲート電極４ａ、制御ゲート電極６ａを形成する。
ストをマスクにして、第２の多結晶シリコン膜ないし第
１の多結晶シリコン膜３を順次エッチング除去して、浮
遊ゲート電極４ａ、制御ゲート電極６ａを形成する。
【００１０】その後、図１（ｃ）に示すように、熱酸化
法により二重ゲート電極に酸化シリコン膜８を形成す
る。次に、例えば酸化シリコン膜を気相成長法により基
板全面に堆積し、適度な異方性エッチングを行うことに
より、酸化シリコン膜８で覆れたゲート電極の側面に絶
縁性スペーサ１４を形成する。次いでヒ素をイオン注入
して不純物層１３を形成する。
法により二重ゲート電極に酸化シリコン膜８を形成す
る。次に、例えば酸化シリコン膜を気相成長法により基
板全面に堆積し、適度な異方性エッチングを行うことに
より、酸化シリコン膜８で覆れたゲート電極の側面に絶
縁性スペーサ１４を形成する。次いでヒ素をイオン注入
して不純物層１３を形成する。
【００１１】その後図２（ａ）に示すように不純物層１
３を熱拡散させて、不純物層の端を、二重ゲート直下の
チャンネル領域にまで拡げることでソース拡散層９ａ、
ドレイン拡散層９ｂを形成する。その後は図２（ｂ）に
あるように従来の方法に従い、層間絶縁膜１０、アルミ
ニウム配線１２を形成する。
３を熱拡散させて、不純物層の端を、二重ゲート直下の
チャンネル領域にまで拡げることでソース拡散層９ａ、
ドレイン拡散層９ｂを形成する。その後は図２（ｂ）に
あるように従来の方法に従い、層間絶縁膜１０、アルミ
ニウム配線１２を形成する。
【００１２】以上の実施例にあるように、絶縁性スペー
サとして酸化シリコン膜を用い、ヒ素のイオン注入を７
０ｋｅＶほどで行った場合、９０％のヒ素は６０ｎｍ未
満の深さまでしか注入されない。通常制御ゲート電極の
厚さだけでも３００ｎｍほどはあるため注入されたヒ素
は浮遊ゲート電極側面の酸化シリコン膜まで達すること
はほとんどあり得ない。すなわち、この方法により、浮
遊ゲート電極側面の酸化シリコン膜８をヒ素のイオン注
入から完全に保護することが可能となるので、図６で示
したとおり、浮遊ゲート電極側面酸化シリコン膜の絶縁
特性は各段に改善される。このことはＥＰＲＯＭのデー
タ保持特性を大幅に改善し、高信頼性を実現できること
を意味する。
サとして酸化シリコン膜を用い、ヒ素のイオン注入を７
０ｋｅＶほどで行った場合、９０％のヒ素は６０ｎｍ未
満の深さまでしか注入されない。通常制御ゲート電極の
厚さだけでも３００ｎｍほどはあるため注入されたヒ素
は浮遊ゲート電極側面の酸化シリコン膜まで達すること
はほとんどあり得ない。すなわち、この方法により、浮
遊ゲート電極側面の酸化シリコン膜８をヒ素のイオン注
入から完全に保護することが可能となるので、図６で示
したとおり、浮遊ゲート電極側面酸化シリコン膜の絶縁
特性は各段に改善される。このことはＥＰＲＯＭのデー
タ保持特性を大幅に改善し、高信頼性を実現できること
を意味する。
【００１３】図３は、本発明の第２の実施例の説明に使
用する断面図であり、第１の実施例の図１（ｃ）に相当
する。この実施例では二重ゲート電極側面に酸化シリコ
ン膜を形成した後、フォトリソグラフィー工程により、
二重ゲート電極をフォトレジスト膜１５で覆う。そし
て、このフォトレジスト膜１５をマスクとしてヒ素のイ
オン注入を行う。次にフォトレジスト膜を除去し後は、
第１の実施例と同じ工程になる。本実施例では、第１の
実施例のような酸化シリコン膜の絶縁性スペーサをマス
クとして形成するよりも工程数を短縮できる、更に、絶
縁性スペーサの幅を容易に制御できるという利点があ
る。
用する断面図であり、第１の実施例の図１（ｃ）に相当
する。この実施例では二重ゲート電極側面に酸化シリコ
ン膜を形成した後、フォトリソグラフィー工程により、
二重ゲート電極をフォトレジスト膜１５で覆う。そし
て、このフォトレジスト膜１５をマスクとしてヒ素のイ
オン注入を行う。次にフォトレジスト膜を除去し後は、
第１の実施例と同じ工程になる。本実施例では、第１の
実施例のような酸化シリコン膜の絶縁性スペーサをマス
クとして形成するよりも工程数を短縮できる、更に、絶
縁性スペーサの幅を容易に制御できるという利点があ
る。
【００１４】
【発明の効果】以上説明したように本発明は二重ゲート
電極の側面の絶縁膜をマスクで保護してからドレイン拡
散層、及びソース拡散層形成のためのイオン注入を行う
ため、浮遊ゲート側面の絶縁膜にイオン注入はされな
い。それゆえ、従来のＥＰＲＯＭに比べて浮遊ゲート電
極中の電荷保持の信頼性の高いＥＰＲＯＭを製造できる
という効果がある。例えば、浮遊ゲート側面の酸化シリ
コン膜に加えられる電界でが７ＭＶ／ｃｍ以下であれば
図６から分るように、従来の方法に比べ、酸化シリコン
膜中を流れる電流はほぼ１０００分の１以下になる。
電極の側面の絶縁膜をマスクで保護してからドレイン拡
散層、及びソース拡散層形成のためのイオン注入を行う
ため、浮遊ゲート側面の絶縁膜にイオン注入はされな
い。それゆえ、従来のＥＰＲＯＭに比べて浮遊ゲート電
極中の電荷保持の信頼性の高いＥＰＲＯＭを製造できる
という効果がある。例えば、浮遊ゲート側面の酸化シリ
コン膜に加えられる電界でが７ＭＶ／ｃｍ以下であれば
図６から分るように、従来の方法に比べ、酸化シリコン
膜中を流れる電流はほぼ１０００分の１以下になる。
【図１】本発明の第１の実施例の説明に使用するため
（ａ）〜（ｃ）に分図して示す工程順断面図である。
（ａ）〜（ｃ）に分図して示す工程順断面図である。
【図２】本発明の第１の実施例の説明に示するため
（ａ），（ｂ）に分図して示す工程順断面図である。
（ａ），（ｂ）に分図して示す工程順断面図である。
【図３】本発明の第２の実施例の説明に使用する断面図
である。
である。
【図４】従来例の説明に使用するための（ａ）〜（ｃ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図５】従来例の説明に使用するため（ａ），（ｂ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図６】酸化シリコン膜の絶縁性のヒ素注入による劣化
を示すグラフである。
を示すグラフである。
１ Ｐ型シリコン基板 ２ Ｐウェル ３ 第１のゲート絶縁膜 ４ 第１の多結晶シリコン膜 ４ａ 浮遊ゲート電極 ５ 第２のゲート絶縁膜 ６ 第２の多結晶シリコン膜 ６ａ 制御ゲート電極 ７ フォトレジスト膜 ８ 酸化シリコン膜 ９ａ ソース拡散層 ９ｂ ドレイン拡散層 １０ 層間絶縁膜 １１ コンタクトホール １２ アルミニウム配線 １３ 不純物層 １４ 絶縁性スペーサ １５ フォトレジスト膜
Claims (2)
- 【請求項１】 一導電型半導体基板上に、第１のゲート
絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜及び制御
ゲート電極から構成される二重ゲート電極を形成する工
程と、前記二重ゲート電極の側面に第１の絶縁膜を形成
する工程と、前記二重ゲート電極の側面の絶縁膜を覆う
マスクを形成する工程と、前記マスク及び前記二重ゲー
ト電極をマスクとして、前記半導体基板に逆導電型の不
純物を導入する工程と、熱処理により前記不純物導入領
域を拡大させて拡散層を形成し、前記拡散層をソース及
びドレインとする工程を含むことを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項２】 第２の絶縁膜を堆積し異方性エッチング
を行なって前記二重ゲート電極の第１の絶縁膜で覆われ
た側面に絶縁性スペーサをマスクとして形成する請求項
１記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050206A JP2864850B2 (ja) | 1992-03-09 | 1992-03-09 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050206A JP2864850B2 (ja) | 1992-03-09 | 1992-03-09 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251712A true JPH05251712A (ja) | 1993-09-28 |
| JP2864850B2 JP2864850B2 (ja) | 1999-03-08 |
Family
ID=12852640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050206A Expired - Lifetime JP2864850B2 (ja) | 1992-03-09 | 1992-03-09 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864850B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253582B1 (ko) * | 1997-06-30 | 2000-04-15 | 김영환 | 플레쉬 메모리 소자의 제조방법 |
| US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
| JP2009010381A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | フラッシュメモリー素子の製造方法 |
-
1992
- 1992-03-09 JP JP4050206A patent/JP2864850B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100253582B1 (ko) * | 1997-06-30 | 2000-04-15 | 김영환 | 플레쉬 메모리 소자의 제조방법 |
| US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
| JP2009010381A (ja) * | 2007-06-26 | 2009-01-15 | Dongbu Hitek Co Ltd | フラッシュメモリー素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864850B2 (ja) | 1999-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |