KR0161474B1 - 셀 플러그 이온주입을 이용한 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
메모리 소자의 리프레쉬 특성을 개선하기 위한 플러그 이온주입 공정을 단순화 시킨 반도체 메모리 장치의 제조방법이 개시된다.
본 발명은 마스크 작업을 간략화한 한 번의 플러그 이온주입 공정으로 베리드 콘택 이온주입과 비트라인 콘택 이온주입을 실시한 것과 같은 효과를 가지는 메모리 소자를 제작할 수 있다. 또한, 셀 플러그 이온주입을 생략하고 스페이서 길이를 조절하여 접촉 저항의 개선을 유도한 후, 불순물이 도프된 패드 폴리의 단 한 번의 증착을 통하여 불순물 이온의 실리콘 기판으로의 확산과 접합 계면의 면 저항값을 조절함으로써 공정을 단순화함과 아울러 리프레쉬 특성을 개선할 수 있다.
Description
제1도 내지 제5도는 종래 기술에 의한 반도체 메모리 소자의 제조방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
제6도 내지 제10도는 본 발명의 일 실시예에 의한 반도체 메모리 소자의 제조방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
제11도 내지 제14도는 본 발명의 다른 실시예에 의한 반도체 메모리 소자의 제조방법을 각 단계별로 순차적으로 도시한 공정 단면도이다.
[기술분야]
본 발명은 반도체 메모리장치의 제조 방법에 관한 것으로서, 특히 메모리 소자의 리프레쉬 특성을 개선하기 위한 플러그 이온주입 공정을 단순화 시킨 반도체 메모리 장치의 제조방법에 관한 것이다.
[발명의 배경 및 종래기술의 문제점]
VLSI(Very Large Scale Integrated Circuit)를 실현함에 있어서 우선적으로 필요한 것은 디바이스의 크기를 작게 하는 것이다. 그러나, 디바이스의 크기를 작게 하면 쇼트-채널(short-channel) 효과가 문제시되는데 여기에는 핫 캐리어(hot carrier) 이온주입에 의한 디바이스의 특성 변동이 표함된다.
이에 대한 대책으로서 가장 대표적인 것은 LDD(Lightly Doped Drain) 구조를 들 수 있다. 상기 구조는 일반적으로 게이트 전극에 의해 자기 정렬된 부분에 대한 저 농도 이온주입과 스페이서에 의해 자기 정렬된 부분에 대한 고 농도 이온주입에 의해 구현된다. 한편, 집적 회로의 집적도가 고도화 됨에 따라 셀 어레이 누설전류가 증가하여 반도체 메모리 소자의 리프레쉬 타임이 점점 감소하게 되었다.
이러한 리프레쉬 타임의 증가를 방지하기 위한 첫 번째 방법으로는, 셀 어레이 트랜지스터를 형성할 때 셀 필드 이온주입 에너지를 높이거나 셀 필드 이온주입 농도를 감소시키는 방법이 있다.
또한, 비트라인 콘택 에치 후 또는 베리드 콘택(Buried Contact) 에치 후에 플러그 이온주입을 각각 실시하여 셀 어레이 누설전류를 감소시킴으로써 메모리 소자의 리프레쉬 타임 특성을 향상시키는 방법을 사용하고 있다.
이러한 비트라인 콘택 플러그 이온주입은 비트라인과 셀 액티브 영역과의 N-접촉 저항을 감소시켜 셀 어레이 누설전류를 줄이기 위한 목적으로 실시되며, 베리드 콘택 플러그 이온주입은 베리드 콘택 식각 시 발생한 실리콘의 식각 데미지(damage)를 회복(curing)시켜 소자의 리프레쉬 특성을 개선하기 위해 실시되고 있다.
이러한 관점(즉, 리프레쉬 특성을 개선시키기 위한 측면)에서, 종래 기술에 의한 반도체 메모리장치의 제조방법을 제1도 내지 제5도를 참조하여 설명하면 다음과 같다.
제1도는 게이트 전극을 형성한 후 LDD 구조 형성을 위한 저 농도 이온주입이 실행된 단계를 나타낸 도면이다.
먼저, 주변회로 영역의 NPOS 및 PMOS 트랜지스터와, 셀 어레이 영역으로 한정된 반도체 기판(11)의 전면에 필드 산화막(12)과 게이트 산화막(도시 안됨)을 형성한 후, 게이트 전극 형성을 위한 도전층과 절연막을 증착한 다음 이들을 소정 크기로 패터닝하여 NMOS, PMOS, 및 셀에링 영역에 게이트 전극(14)과 캡핑 절연막(15)을 형성한다. 이어, LDD 구조 형성을 위한 N-이온주입을 결과물 전면에 실시한다.
제2도는 베리드 콘택 형성 및 플러그 이온주입 단계를 나타낸다. 상기 공정 진행 후의 결과물 상에 상기 게이트 전극(14)과 스토리지 노드와의 절연을 위한 절연막(16)을 증착한다. 이어, 소정의 감광막 패턴(PR1)을 마스크로 사용하여 베리드 콘택을 형성하고, 콘택 홀 개구시 발생한 실리콘 식각 데미지를 회복(curing)하기 위한 플러그 이온주입을 실시한다.
제3도는 상기 베리드 콘택 플러그 이온 주입된 셀 어레이 트랜지스터에 스토리지 및 플레이트 전극을 형성하고, NPOS 및 PMOS 트랜지스터를 형성하는 단계를 나타낸다.
상기 플러그 이온주입된 베리드 콘택에 폴리실리콘을 증착하고 패터닝하여 스토리지 전극(17)을 형성한다. 이어, 유전막(도시 안됨)과 플레이트 전극(18)을 형성한다. 이어, 소정의 감광막 패턴(PR2)을 사용하여 NMOS 스페이서(19)를 형성한 후, N+ 이온주입을 실시하여 NMOS 트랜지스터의 형성을 완성한다. 동일한 방법으로, PMOS 스페이수 형성 및 P+ 이온주입을 실시하여 PMOS 트랜지스터의 제작을 완료한다.
제4도는 소자의 평탄화 공정을 도시한 것으로서, 상기 결과물 상에 캐핑용(capping) 절연막(20)을 증착한 후 플로우(flow)가 가능한 산화막(21), 예를 들면 BPSG(Borophosphorus Silica Glass)를 사용하여 평탄화 공정을 수행한다.
제5도는 비트라인 콘택 및 플러그 이온주입 단계를 도시한다. 상기 공정을 통하여 평탄화 된 소자의 전면에 비트라인 콘택을 형성하고 불순물이 도핑되지 않은 폴리실리콘(undoped poly)(22)을 증착 한 후, 비트라인과 셀 액티브 영역과의 N-접촉저항을 감소시키기 위한 플러그 이온주입 공정을 실시한다.
상술한 바와 같이 종래 기술에 의하면, 소자의 리프레쉬 특성을 개선하기 위한 플러그 이온주입이 베리드 콘택 형성 후 및 비트라인 콘택 형성 후에 각각 수행되기 때문에 별도의 마스크 작업이 필요하며 제조공정이 복잡하다는 문제점을 갖고 있다.
[발명의 요약]
따라서, 본 발명의 목적은 반도체 메모리 소자의 리프레쉬 특성을 개선시키면서 마스크 공정을 간략화한 효율적인 반도체 메모리소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1실시예에 따르면, 필드산화막에 의해 셀 간 격리된 셀 어레이 영역과 NMOS 및 PMOS 트랜지스터들을 구비한 주변회로 영역을 포함하는 반도체 메모리장치의 제조방법에 있어서, 상기 셀 어레이 영역과 주변회로 영역의 반도체 기판상에 각 트랜지스터의 게이트 전극패턴을 형성하는 제1단계; 상기 게이트 전극패턴을 마스크로 이용한 N-이온주입을 통하여 각 트랜지스터들의 LDD(Lightly Doped Drain)영역을 형성하는 제2단계; 상기 결과물 상에 제1절연막을 증착한 후 N+ 소오스/드레인 마스크를 이용하여 NMOS 스페이서를 형성하고, 이 스페이서를 이용한 N+소오스/드레인 이온주입을 통하여 NMOS 트랜지스터를 형성하는 제3단계; 상기 공정과 유사한 방법으로 P+ 마스크와 P+ 소오스/드레인 이온주입을 통하여 PMOS 트랜지스터를 형성하는 제4단계; 상기 결과물 상에 제2절연막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각을 통하여 셀 어레이 스페이서를 형성하는 제5단계; 및 상기 셀 어레이 스페이서를 마스크로 이용하여 매몰 콘택이 형성될 부위와 비트라인 콘택이 형성될 부위에 한번의 셀 플러그 이온주입 공정을 실시하여 셀 어레이 트랜지스터들을 형성하는 제6단계를 구비하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 의하면, 필드산화막에 의해 셀 간 격리된 셀 어레이 영역과 NMOS 및 PMOS 트랜지스터들을 구비한 주변회로 영역을 포함하는 반도체 메모리장치의 제조방법에 있어서, 상기 셀 어레이 영역과 주변회로 영역의 반도체 기판상에 각 트랜지스터의 게이트 전극패턴을 형성하는 제1단계; 상기 게이트 전극패턴을 마스크로 이용한 N- 이온주입을 통하여 각 트랜지스터들의 LDD(Lightly Doped Drain)영역을 형성하는 제2단계; 상기 결과물 상에 제1절연막을 증착한 후 N+ 소오스/드레인 마스크를 이용하여 NMOS 스페이서를 형성하고, 이 스페이서를 이용한 N+소오스/드레인 이온주입을 통하여 NMOS 트랜지스터를 형성하는 제3단계; 상기 공정과 유사한 방법으로 P+ 마스크와 P+ 소오스/드레인 이온주입을 통하여 PMOS 트랜지스터를 형성하는 제4단계; 상기 결과물 상에 제2절연막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각을 통하여 셀 어레이 스페이서를 형성하는 제5단계; 상기 셀 오픈 마스크에 의해 노출된 반도체 기판과 패드와의 접촉 면적 증대를 위하여 상기 셀 어레이 스페이서의 길이를 축소시키는 제6단계; 상기 공정에 의해 확대된 개방된 셀의 액티브 영역에 N형 불순물이 도프된 플리실리콘 패드를 증착하고 이 불순물 이온들을 상기 셀 트랜지스터의 LDD영역으로 확산시켜 플러그 이온주입 없이 셀 어레이 트랜지스터의 소오스/드레인 영역을 형성하는 제7단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 셀 어레이 영역과 주변회로 영역의 반도체 기판상에 각 트랜지스터의 게이트 전극패턴을 형성하는 제1단계; 상기 게이트 전극패턴을 마스크로 이용한 N- 이온주입을 통하여 각 트랜지스터들의 LDD(Lightly Doped Drain)영역을 형성하는 제2단계; 상기 결과물 상에 제1절연막을 증착한 후 N+ 소오스/드레인 마스크를 이용하여 NMOS 스페이서를 형성하고, 이 스페이서를 이용한 N+소오스/드레인 이온주입을 통하요 NMOS 트랜지스터를 형성하는 제3단계; 상기 공정과 유사한 방법으로 P+ 마스크와 P+ 소오스/드레인 이온주입을 통하여 트랜지스터를 형성하는 제4단계; 상기 결과물 상에 제2절연막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각을 통하여 셀 어레이 스페이서를 형성하는 제5단계; 상기 셀 어레이 스페이서를 마스크로 이용하여 셀 플러그 이온주입 공정을 실시하는 제6단계; 상기 셀 오픈 마스크에 의해 노출된 반도체 기판과 패드와의 접촉 면적 증대를 위하여 상기 셀 어레이 스페이서의 길이를 축소시키는 제7단계; 및 상기 공정에 의해 확대된 개방된 셀의 액티브 영역에 N형 불순물이 도프된 플리실리콘을 증착하고 식각하여 베리드 콘택 부위와 비트라인 콘택 부위에 폴리 패드를 형성하는 제8단계를 구비하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명한다.
[실시예 1]
본 실시예는, 한 번의 플러그 이온주입을 통하여 비트라인 콘택 플러그 이온주입과 베리드 콘택 이온주입을 실시한 것과 동일한 효과를 볼 수 있는 반도체 소자의 제조방법을 개시한 것이다.
이하, 본 실시예에서 사용한 플러그 이온주입을 셀 플러그 이온주입이라 칭하기로 한다.
제6도 내지 제10도는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
제6도는 게이트 전극(34) 및 제1 절연막(36)을 형성하는 단계를 나타낸다.
구체적으로, 필드산화막(32)에 의해 격리된 셀 어레이 영역과 주변회로 영역의 반도체 기판(31) 상에 게이트 산화막, 게이트 전극용의 저 저항 도전층, 적정 두께의 산화막을 차례로 증착하는 제1 공정과, 상기 제1 공정 후에 상기 저 저항 도전층 및 상기 산화막을 소정의 크기로 패터닝하여 게이트 전극(34) 및 캡핑 산화막(35)을 형성하는 제2 공정과, 상기 결과물 상에 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 전면에 실시하는 제3 공정과, N- 이온주입이 실시된 상기 결과물 상에 제1 절연막(36)을 형성하는 제4 공정으로 구성된다.
이때, 상기 게이트 전극(34)을 구성하는 저 저항 도전층은 폴리 실리콘과 소정 두께의 실리사이드의 적층막으로 형성하는 것이 바람직하며, 상기 실리사이드막은 예컨대 텅스텐 실리사이드를 사용하는 것이 바람하다. 또한, 상기 제1 절연막(36)은 스페이서 형성을 위한 것으로 두께는 1500∼2000Å으로 형성하는 것이 바람직하다.
제7도는 NMOS 트랜지스터를 형성하는 단계를 나타낸다.
구체적으로, 상기 결과물 상에 감광막을 도포한 다음 N+ 소오스/드레인 마스크를 이용하여 패터닝함으로써 감공막 패턴을 형성하는 제1 공정과, 상기 감광막 패턴을 이용한 식각에 의해 NMOS 스페이서(38a)를 형성하는 제2 공정과, 상기 NMOS 스페이서(38a)를 이온주입 마스크로 사용하여 상기 결과물 전면에 N+ 소오스/드레인 이온주입을 실시하여 NMOS 트랜지스터를 형성하는 제3 공정으로 구성된다.
이때, 상기 셀 어레이 영역과 PMOS 트랜지스터에는 상기 제1 절연막(36)이 마스크 역할을 수행하기 때문에 마스크 공정이 불필요하다
제8도는 PMOS 트랜지스터를 형성하는 단계를 나타낸다.
상기 단계와 유사한 방법으로 PMOS 스페이서(38b)를 형성하고, P+ 마스크와 P+ 소오스/드레인 이온주입을 통하여 PMOS 트랜지스터를 형성한다. 이때, NMOS 및 셀 어레이 영역은 레지스트 패턴(PR1)에 의해 보호된다. 또한, 상기 PMOS 트랜지스터의 게이트 전극(34)과 소오스/드레인 영역(P+)과의 완전한 오버랩을 위해, 상기 PMOS 스페이서의 길이를 축소하는 습식식각 공정을 부가하는 것이 바람직하다.
이 경우, PMOS 스페이서(38b)는 상기 NMOS 스페이서(38a)보다 얇게 형성되기 때문에 PMOS 영역에서 상기 게이트 전극(40 및 50)과 P+ 소오스/드레인이 오버랩될 수 있다.
이때, 상기 NMOS 트랜지스터를 형성하는 단계와 상기 PMOS 트랜지스터를 형성하는 단계의 순서를 서로 바꾸어 진행할 수 있다.
도면에 도시되지는 않았지만, 상기 레지스트 패턴(PR1)을 제거한 후, 셀 트랜지스터와 콘택간의 절연 및 스페이서 형성을 위한 제2 절연막을 형성하는 공정을 부가할 수 있다.
이 경우, 상기 제2 절연막은 셀 어레이 영역에서 추후 진행될 폴리패드 식각공정으로부터 NMOS와 PMOS영역의 식각에 의한 손상(etch damage)을 방지하는 역할을 수행하는 것으로, 그 두께는 1000∼1500Å으로 형성하는 것이 바람직하다.
제9도는 셀 어레이 트랜지스터를 형성하는 단계를 나타낸다.
먼저, NMOS 및 PMOS 영역을 레지스트 패턴(PR2)으로 보호한 후, 셀 오픈 마스크(도시 안됨)를 이용하여 상기 제2 절연막 및 제1 절연막(36)을 식각하여 셀 어레이 스페이서(42)를 형성하는 제1 공정과, 상기 셀 어레이 스페이서(42)를 마스크로 이용하여 매몰 콘택이 형성될 부위와 비트라인 콘택이 형성될 부위에 한번의 셀 플러그 이온주입 공정을 실시하여 셀 어레이 트랜지스터들을 형성한다. 참조부호 44는 셀 플러그 이온주입 영역을 가르킨다.
이때, 상기 셀 플러그 이온주입 공정은 4×1012∼1×1013도우즈(dose)의 인(phosphorus) 이온을 약 40~60KeV 에너지로 수행하여 셀 오픈 스페이서 식각 시 받은 식각 데미지를 회복시킴과 아울러 접합 계면의 농도 구배를 변화시켜 접합 누설전류(junction leakage)를 감소시키는 역할을 수행한다.
제10도를 참조하면, 상기 셀 어레이 트랜지스터를 형성하는 단계 후, 상기 플러그 이온주입된 매몰 콘택과의 접속을 위한 패드와 비트라인과의 접속을 위한 패드(46)를 불순물이 도핑된 폴리실리콘을 사용하여 단일 공정으로 형성한다. 연이어, 유전막, 플레이트 전극 및 평탄화 공정을 통하여 소자의 제작을 완료한다.
이상 설명한 바와 같이 본 발명의 제1 실시예에 의하면, 마스크 작업을 간략화한 한 번의 플러그 이온주입 공정으로 베리드 콘택 이온주입과 비트라인 콘택 이온주입을 실시한 것과 같은 효과를 가지는 메모리 소자를 제작할 수 있다.
이에 따라, 반도체 메모리 장치의 제조 공정을 리프레쉬 타임의 증가없이 단순화 시키는 효과를 발휘한다.
[실시예 2]
본 실시예에서는, 셀 플러그 이온주입 공정을 배제하고 셀 패드와 실리콘 기판과의 접촉 면적을 증대하여 접촉 저항의 개선을 유도한 후, 패드 폴리의 면 저항(sheet resistance)의 조절을 통해 실리콘 기판으로의 불순물 침투(확산)를 이용하는 방법으로 리프레쉬 특성이 개선된 반도체 소자를 제조하는 것이다.
용이한 설명을 위해, 제1실시예와 동일한 부분에 대한 설명은 생략하기로 하며, 도면을 참조한 설명은 다음 실시예에서 후술될 것이다.
전술한 제6도 내지 제9도의 셀 어레이 스페이서를 형성하는 단계까지는 제1 실시예와 동일하다.
이어, 상기 공정을 통하여 형성된 셀 어레이 스페이서를 HF를 포함하는 용액을 사용하는 습식식각 공정을 사용하여 셀 어레이 스페이서의 길이를 축소시킨다.
그 이유는 패드 폴리와 셀의 엑티브 영역과의 접촉 면적을 증가시켜 패드와 기판과의 접촉 저항을 감소시키기 위함이다.
이때, 상기 습식식각에 의해 식각된 스페이서의 길이를 약 50Å이하로 제어하는 것이 바람직하다.
상기 공정에 의해 확대된 개방된 셀의 액티브 영역에 비트라인 및 스토리지 전극과의 접촉을 위한 셀 패드를 증착한다. 이때, 상기 패드물질로서, N형 불순물이 도프된 포리실리콘을 사용한다.
그 이유는, 폴리실리콘 패드내에 함유된 불순물의 양을 통하여 패드 폴리의 면 저항을 조절하여 기판과 셀 패드와의 접촉 계면 특히, 베리드 콘택 영역에서의 필드 엣지의 농도 구배 변화를 이용하여 리프레쉬 특성 개선을 이루기 위함이다.
즉, 셀 패드 증착시 패드에 함유된 불수물 이온들을 셀 트랜지스터의 액티브 영역으로 확산시킴으로써, 기판 손상을 야기할 수 있는 이온주입 공정을 생략하면서 셀 플러그 이온주입의 경우와 동일한 효과를 갖는 셀 어레이 트랜지스터의 소오스/드레인 영역을 형성할 수 있다.
이때, 상기 폴리실리콘 패드의 면저항(sheet Resistance)은 셀 트랜지스터의 동작이 저해받지 않는 범위를 고려하여 약 120∼180Ω/로 조절하는 것이 바람직하다.
이상 설명한 바와 같이 본 발명의 제2 실시예는 기판 손상을 야기할 수 있는 셀 플러그 이온주입을 생략하고 습식 식각을 이용한 스페이서 길이를 조절하여 접촉 저항의 개선을 유도한 후, 불순물이 도프된 패드 폴리의 단 한 번의 증착을 통하여 불순물 이온의 실리콘 기판(n-영역)으로의 확산과 면 저항값을 조절함으로써 공정을 단순화함과아울러 리프레쉬 특성을 개선할 수 있다.
[실시예 3]
본 실시예는 상기 제1 실시예와 제2 실시예를 적절하게 함께 사용함으로써 메모리 소자의 리프레쉬 특성을 극대화한 것이다.
제11도 내지 제14도는 본 발명의 제3 실시예에 따른 셀 어레이 트랜지스터의 제조방법을 도시한 공정 단면도이다.
제11도는 전술한 제1 실시예에서 셀 어레이 스페이서(42)의 형성 공정을 완료한 상태를 나타낸다.
제12도는 상기 셀 어레이 스페이서(42)를 마스크로 이용하여 비트라인 콘택 및 베리드 콘택 부위에 동시에 셀 플러그 이온주입을 실시하여 접합 누설전류를 감소시키기 위한 플러그 이온주입 영역(44)을 형성하는 단계를 나타낸다.
제13도는 상기 셀 오픈 마스크에 의해 노출된 셀의 액티브 영역의 면적 증대를 위하여 습식식각 공정을 통하여 길이가 축소된 셀 어레이 스페이서(42a)를 형성하는 단계를 나타낸다.
제14도는 상기 공정에 의해 확대된 개방된 셀의 액티브 영역에 N형 불순물이 도프된 폴리실리콘을 증착하고 식각하여 베리드 콘택 부위와 비트라인 콘택 부위에 폴리 패드(46)를 형성하는 단계를 나타낸다.
이때, 상술한 폴리 패드(46) 형성 시, 패드의 N형 불순물 이온들이 반도체 기판(31) 내로 확산하여 상기 LDD 영역 하부에 N- 불순물 주입영역(44a)이 형성된다.
이러한 N- 불순물 주입영역(44a)에 의해, 소자간의 격리를 위한 필드 산화막 성장시 수반되는 물리적 스트레스가 집중되어 있는 상기 필드 산화막의 엣지 영역에 동반되는 물리적 스트레스를 회복(curing) 시킬 수 있는 효과를 얻을 수 있다.
이와 같이 본 발명의 제3 실시예에 의하면, 셀 플러그 이온주입 공정과 셀 패드 형성을 위한 불순물이 도프된 패드 폴리 증착공정을 함께 진행하여 셀간의 격리(isolation)가 유지되면서 메모리 소자의 리프레쉬 특성을 극대화시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.
Claims (10)
- 필드산화막에 의해 셀 간 격리된 셀 어레이 영역과 NMOS 및 PMOS 트랜지스터들을 구비한 주변회로 영역을 포함하는 반도체 메모리장치의 제조방법에 있어서, 상기 셀 어레이 영역과 주변회로 영역의 반도체 기판상에 각 트랜지스터의 게이트 전극패턴을 형성하는 제1단계; 상기 게이트 전극패턴을 마스크로 이용한 N- 이온주입을 통하여 각 트랜지스터들의 LDD(Lightly Doped Drain)영역을 형성하는 제2단계; 상기 결과물 상에 제1절연막을 증착한 후 N+ 소오스/드레인 마스크를 이용하여 NMOS 스페이서를 형성하고, 이 스페이서를 이용한 N+소오스/드레인 이온주입을 통하여 NMOS 트랜지스터를 형성하는 제3단계; 상기 공정과 유사한 방법으로 P+ 마스크와 P+ 소오스/드레인 이온주입을 통하여 PMOS 트랜지스터를 형성하는 제4단계; 상기 결과물 상에 제2 절연막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각을 통하여 셀 어레이 스페이서를 형성하는 제5단계; 및 상기 셀 어레이 스페이서를 마스크로 이용하여 매몰 콘택이 형성될 부위와 비트라인 콘택이 형성될 부위에 한번의 셀 플러그 이온주입 공정을 실시하여 셀 어레이 트랜지스터들을 형성하는 제6단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 NMOS 트랜지스터를 형성하는 제3단계와 상기 PMOS 트랜지스터를 형성하는 제4단계의 순서를 서로 바꾸어 진행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 제6단계의 셀 플러그 이온주입 공정은 4×1012∼1×1013도우즈(dose)의 인(phosphorus) 이온을 약 40~60KeV 에너지로 수행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 PMOS 트랜지스터를 형성하는 제4단계에서, 상기 PMOS 트랜지스터의 게이트 전극패턴과 소오스/드레인과의 완전한 오버랩을 위해, 상기 PMOS 스페이서의 길이를 축소하는 습식식각 공정을 부가하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 셀 어레이 트랜지스터를 형성하는 제6단계 공정 후, 상기 플러그 이온주입된 매몰 콘택과의 접속을 위한 패드와 비트라인과의 접속을 위한 패드를 불순물이 도핑된 폴리실리콘을 사용하여 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 필드산화막에 의해 셀 간 격리된 셀 어레이 영역과 NMOS 및 PMOS 트랜지스터들을 구비한 주변회로 영역을 포함하는 반도체 메모리장치의 제조방법에 있어서, 상기 셀 어레이 영역과 주변회로 영역의 반도체 기판상에 각 트랜지스터의 게이트 전극패턴을 형성하는 제1단계; 상기 게이트 전극패턴을 마스크로 이용한 N- 이온주입을 통하여 각 트랜지스터들의 LDD(Lightly Doped Drain)영역을 형성하는 제2단계; 상기 결과물 상에 제1 절연막을 증착한 후 N+ 소오스/드레인 마스크를 이용하여 NMOS 스페이서를 형성하고, 이 스페이서를 이용한 N+소오스/드레인 이온주입을 통하여 NMOS 트랜지스터를 형성하는 제3단계; 상기 공정과 유사한 방법으로P+ 마스크와 P+ 소오스/드레인 이욘주입을 통하여 PMOS 트랜지스터를 형성하는 제4단계; 상기 결과물 상에 제2 절연막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각을 통하여 셀 어레이 스페이서를 형성하는 제5단계; 상기 셀 오픈 마스크에 의해 노출된 반도체 기판과 패드와의 접촉 면적 증대를 위하여 상기 셀 어레이 스페이서의 길이를 축소시키는 제6단계; 상기 공정에 의해 확대된 개방된 셀의 액티브 영역에 N형 불순물이 도프된 폴리실리콘 패드를 증착하여 이 불순물 이온들을 상기 셀 트랜지스터의 LDD영역으로 확산시켜 플러그 이온주입 없이 셀 어레이 트랜지스터의 소오스/드레인 영역을 형성하는 제7단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제6항에 있어서, 상기 셀 어레이 스페이서의 길이를 축소시키는 제6단계는 HF를 포함하는 용액을 사용한 습식식각 공정으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제7항에 있어서, 상기 습식식각에 의해 식각된 스페이서의 길이를 약 50Å 정도로 제어하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제6항에 있어서, 상기 제7단계에 의해 증착된 폴리실리콘 패드의 면저항(sheet Resistance)을 약 120∼180Ω/로 조절하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 필드산화막에 의해 셀 간 격리된 셀 어레이 영역과 NMOS 및 PMOS 트랜지스터들을 구비한 주변회로 영역을 포함하는 반도체 메모리장치의 제조방법에 있어서, 상기 셀 어레이 영역과 주변회로 영역의 반도체 기판상에 각 트랜지스터의 게이트 전극패턴을 형성하는 제1단계; 상기 게이트 전극패턴을 마스크로 이용한 N-이온주입을 통하여 각 트랜지스터들의 LDD(Lightly Doped Drain)영역을 형성하는 제2단계; 상기 결과물 상에 제1 절연막을 증착한 후 N+ 소오스/드레인 마스크를 이용하여 NMOS 스페이서를 형성하고, 이 스페이서를 이용한 N+소오스/드레인 이온주입을 통하여 NMOS 트랜지스터를 형성하는 제3단계; 상기 공정과 유사한 방법으로 P+ 마스크와 P+ 소오스/드레인 이온주입을 통하여 PMOS 트랜지스터를 형성하는 제4단계; 상기 결과물 상에 제2절연막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각을 통하여 셀 어레이 스페이서를 형성하는 제5단계; 상기 셀 어레이 스페이서를 마스크로 이용하여 셀 플러그 이온주입 공정을 실시하는 제6단계; 상기 셀 오픈 마스크에 의해 노출된 반도체 기판과 패드와의 접촉 면적 증대를 위하여 상기 셀 어레이 스페이서의 길이를 축소시키는 제7단계; 및 상기 공정에 의해 확대된 개방된 셀의 액티브 영역에 N형 불순물이 도프된 폴리실리콘을 증착하고 식각하여 베리드 콘택 부위와 비트라인 콘택 부위에 폴리 패드를 형성하는 제8단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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