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Die
Erfindung betrifft ein Verfahren zum Bilden einer Halbleiterstruktur
sowie eine Halbleiterstruktur.
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Bei
der Herstellung von Halbleiterstrukturen, beispielsweise von Halbleiterspeichern
wie beispielsweise dynamischen, d.h. flüchtigen, oder auch nicht flüchtigen
Vielfachzugriffsspeichern ist es im Rahmen der Prozessierung erforderlich,
bestimmte elektrisch leitfähige
Bereiche zu kontaktieren, wobei über den
Kontakten liegende Schichten im Rahmen der Kontaktierung teilweise
entfernt werden und auf diese Weise so genannte Kontaktlöcher (Vias)
gebildet werden, in welche elektrisch leitfähiges Material gefüllt wird
zum Ausbilden einer elektrisch leitfähigen Verbindung mit dem zu
kontaktierenden elektrisch leitfähigen
Bereich.
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Zum
Bilden solcher Kontaktlöcher
wird üblicherweise
Material geätzt,
beispielsweise mittels Nassätzens
oder mittels Trockenätzens.
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Eine
besonders kritische Ätzung
im Rahmen der Herstellung von Halbleiterspeichern stellt die so genannte
Bitleitungs-Kontaktlochätzung dar,
welche stark abhängig
ist vom Aspektverhältnis
zwischen den Gate-Strukturen der die in dem Halbleiterspeicher enthaltenen
Feldeffekttransistoren, welche Gate-Strukturen mit elektrisch leitfähigen Leiterbahnen
(auch bezeichnet als Wortleitungen) zu kontaktieren sind.
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Das
Aspektverhältnis
kann reduziert werden durch Reduktion der Höhe der Gate-Strukturen der Feldeffekttransistoren,
durch Reduktion der Dicke der Seitenwandspacer der Gate-Strukturen der Feldeffekttransistoren
sowie gegebenenfalls durch Bilden schmaler Wortleitungen.
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Die
Reduktion der Höhe
der Gate-Strukturen ist aus unterschiedlichen Gründen beschränkt.
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Einerseits
ist die Dicke der bei Gate-Strukturen üblicherweise vorhandenen, auf
dem Gate-Oxid sich befindenden Polysilizium beschränkt auf
Grund der Gate-Struktur-Atzung (auch bezeichnet als Gate-Stapel-Ätzung),
wobei eine zuverlässige
Endpunkterkennung der Ätzung
auf der Gateoxid-Schicht der
Feldeffekttransistoren in dem Halbleiterspeicher zu gewährleisten
ist.
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Ferner
ist die Dicke der auf der Polysilizium-Schicht üblicherweise vorgesehenen Metallschicht
(beispielsweise aus Wolfram-Silizid oder aus Wolfram) durch Vorgabe
des gewünschten
Schichtwiderstands der Metallschicht vorgegeben.
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Weiterhin
ist die Gate-Struktur-Deckschicht, welche auf der Metallschicht üblicherweise
aufgebracht ist und beispielsweise aus Siliziumnitrid gefertigt
ist, ausreichend dick herzustellen, um genügend Vorhalt gegen mögliche Kurzschlüsse zwischen
den Wortleitungen und den Bitleitungen zu haben.
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Die
Dicke der Seitenwandspacer der Gate-Strukturen der Feldeffekttransistoren
ist üblicherweise
in dem vorgegebenen Device-Modell festgelegt und sie definiert das
Verhalten der Feldeffekttransistoren in dem Speicher-Array bzw.
in dem Bereich des Halbleiterspeichers außerhalb des Speicher-Arrays, in welchem
so genannte Support-Feldeffekttransistoren (allgemein Support-Devices)
vorgesehen sind, beispielsweise Ansteuerschaltungen wie beispielsweise
Adressdecoder, Adressencoder, Steuerlogik, etc.
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Die
Breite der Wortleitungen in dem Speicherzellenfeld ist ebenfalls
in dem Device-Modell festgelegt. Eine Reduktion der Breite der Wortleitungen
abweichend von den Vorgaben in dem Device-Modell kann zu Ausfällen auf
Grund von zu geringen Schwellenspannungen der gebildeten Feldeffekttransistoren
führen.
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Es
ist jedoch wünschenswert,
das Aspektverhältnis
trotz der oben beschriebenen Einschränkungen zu reduzieren und damit
einen Bitleitungs-Kontakt-Ätzungs-Prozess
mit relativ großem Prozessfenster
bereitzustellen.
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Der
Erfindung liegt das Problem zu Grunde, ein Verfahren zum Herstellen
einer Halbleiterstruktur sowie eine Halbleiterstruktur anzugeben,
bei welcher ein vergrößertes Prozessfenster
auf einfache Weise erreicht wird zum Ätzen eines Bereichs zwischen zwei
frei stehenden Strukturen auf einem Substrat.
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Das
Problem wird durch ein Verfahren zum Bilden einer Halbleiterstruktur
sowie durch eine Halbleiterstruktur mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
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Beispielhafte
Ausgestaltung der Erfindung ergeben sich aus den abhängigen Ansprüchen. Die Ausgestaltungen
der Erfindung gelten sowohl für
das Verfahren zum Bilden einer Halbleiterstruktur als auch, soweit
sinnvoll, für
die Halbleiterstruktur.
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Bei
einem Verfahren zum Bilden einer Halbleiterstruktur werden auf einem
Substrat in einem ersten Halbleiterstruktur-Bereich mindestens zwei frei stehende
Strukturen gebildet. Ferner wird auf dem Substrat in einem zweiten
Halbleiterstruktur-Bereich mindestens eine frei stehende Struktur
gebildet. An zumindest einem Teil der Seitenwände der mindestens zwei frei
stehenden Strukturen in dem ersten Halbleiterstruktur-Bereich und
an mindestens einem Teil der Seitenwände der mindestens einen frei
stehenden Struktur in dem zweiten Halbleiterstruktur-Bereich werden
Seitenwandspacer, beispielsweise aus elektrisch isolierendem Material,
gebildet. Die mindestens eine frei stehende Struktur in dem zweiten
Halbleiterstruktur-Bereich, gemäß einer
Ausgestaltung der Erfindung der gesamte zweite Halbleiterstruktur-Bereich,
wird mit einer Schutzschicht bedeckt. Mindestens ein Seitenwandspacer
der Seitenwandspacer der mindestens zwei frei stehenden Strukturen
in dem ersten Halbleiterstruktur-Bereich wird gedünnt.
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Eine
Halbleiterstruktur weist ein Substrat auf sowie mindestens zwei
frei stehende Strukturen auf dem Substrat in einem ersten Halbleiterstruktur-Bereich
und mindestens eine frei stehende Struktur auf dem Substrat in einem
zweiten Halbleiterstruktur-Bereich. An zumindest einem Teil der
Seitenwände
der mindestens zwei frei stehenden Strukturen in dem ersten Halbleiterstruktur-Bereich
und an mindestens einem Teil der Seitenwände der mindestens einen frei
stehenden Struktur in dem zweiten Halbleiterstruktur-Bereich sind
Seitenwandspacer, beispielsweise aus elektrisch isolierendem Material,
gebildet. Mindestens ein Seitenwandspacer der Seitenwandspacer der
mindestens zwei frei stehenden Strukturen in dem ersten Halbleiterstruktur-Bereich ist
dünner
als die Seitenwandspacer der mindestens einen frei stehenden Struktur
in dem zweiten Halbleiterstruktur-Bereich.
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Als
frei stehende Struktur im ersten Halbleiterstruktur-Bereich können Gate-Strukturen
von Feldeffekttransistoren gebildet werden. Anders ausgedrückt sind
gemäß einer
Ausgestaltung der Erfindung die frei stehenden Strukturen in dem
ersten Halbleiterstruktur-Bereich Gate-Strukturen von Feldeffekttransistoren.
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Gemäß einer
anderen Ausgestaltung der Erfindung wird als frei stehende Struktur
in dem zweiten Halbleiterstruktur-Bereich eine Gate-Struktur eines Feldeffekttransistors
gebildet, anders ausgedrückt
ist die frei stehende Struktur in dem zweiten Halbleiterstruktur-Bereich
gemäß einer
Ausgestaltung der Erfindung eine Gate-Struktur eines Feldeffekttransistors.
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Es
ist in diesem Zusammenhang darauf hinzuweisen, dass sowohl in dem
ersten Halbleiterstruktur-Bereich als auch in dem zweiten Halbleiterstruktur-Bereich
grundsätzlich
eine beliebige Anzahl von Feldeffekttransistoren und zugehörigen Gate-Strukturen
vorgesehen sein können.
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Der
erste Halbleiterstruktur-Bereich ist beispielsweise der Speicherzellen-Bereich
eines Halbleiterspeichers für
den Fall, dass die Halbleiterstruktur als Halbleiterspeicher-Struktur eingerichtet
ist. In diesem Fall kann in dem zweiten Halbleiterstruktur-Bereich
der Peripherie-Bereich mit den entsprechenden Speicher-Ansteuerschaltungen,
beispielsweise Multiplexer, Adressdecoder, Adressencoder, allgemeine
Steuerlogik, usw., aufweisen, welche mittels Feldeffekttransistoren
gebildet sein können.
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Die
Gate-Strukturen können
mindestens eine elektrisch leitfähige
Gate-Schicht aufweisen bzw. mit diesem gebildet werden, wobei gemäß einer Ausgestaltung
der Erfindung mehrere elektrisch leitfähige Gate-Schichten vorgesehen
sind, bzw. gebildet werden.
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Eine
erste Gate-Schicht der mehreren elektrisch leitfähigen Gate-Schichten kann auf
einer Gate-isolierenden Schicht gebildet werden und wird beispielsweise
aus Polysilizium oder aus Aluminium hergestellt. Auf der ersten
Gate-Schicht kann eine zweite Gate-Schicht der mehreren elektrisch
leitfähigen
Gate-Schichten gebildet werden, beispielsweise eine Gate-Schicht aus einem
metallisch leitfähigen Material.
Die Gate-Schicht
ist beispielsweise aus einem der folgenden Materialien hergestellt:
Wolfram, Wolfram-Silizid, Molybdän,
Molybdän-Silizid,
Cobalt, Cobalt-Silizid.
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Gemäß einer
Ausgestaltung der Erfindung wird auf der mindestens einen elektrischen
leitfähigen
Gate-Schicht eine Gate-Schutzschicht, beispielsweise aus Siliziumnitrid
(Si3N4), alternativ
aus Siliziumdioxid (SiO2) gebildet.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist es vorgesehen, dass zum
Ausbilden von Source-/Drain-Bereichen der Feldeffekttransistoren entsprechende
Dotieratome implantiert werden, beispielsweise Arsen, Phosphor,
Bor, etc., je nach dem, ob es sich bei den Feldeffekttransistoren
um n-Kanal-Feldeffekttransistoren oder um p-Kanal-Feldeffekttransistoren
handelt.
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Ferner
kann es vorgesehen sein, dass zumindest ein Teil der Dotieratome
vor dem Dünnen des
mindestens einen Seitenwandspacers der mindestens zwei frei stehenden
Strukturen in dem ersten Halbleiterstruktur-Bereich implantiert
werden. Anders ausgedrückt
bedeutet diese Ausgestaltung der Erfindung, dass eine erste Implantierung
der Dotieratome bei möglicherweise
einem mehrschrittigen Implantieren durchgeführt wird bei ungedünnten Seitenwandspacern
der frei stehenden Strukturen in dem ersten Halbleiterstruktur-Bereich.
Diese Implantierung bei ungedünnten
Seitenwandspacern kann im Rahmen einer Lightly Doped Drain-Dotierung (LDD-Dotierung)
der Source-/Drain-Bereiche
der Feldeffekttransistoren erfolgen. Beispielsweise werden im Rahmen
der LDD-Dotierung zwischen 0 und 2·1013 Dotieratome/cm2 (Source) bis 1.5·1013 und 4.0·1013 Dotieratome/cm2 (Drain)
dotiert.
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Zum
vollständigen
Ausbilden der Source-/Drain-Bereiche der Feldeffekttransistoren
können
zusätzliche
Dotieratome, beispielsweise mit einer Dotieratom-Konzentration 0
und 2·1013 Dotieratome/cm2 (Source)
bis 1.5·1013 und 4.0·1013 Dotieratome/cm2 (Drain), in die entsprechenden Bereiche
der zu bildenden Feldeffekttransistoren implantiert werden, wobei
dies bei Ausführungsformen
der Erfindung nach dem Dünnen
des mindestens einen Seitenwandspacers der mindestens zwei frei stehenden Strukturen
in dem ersten Halbleiterstruktur-Bereich erfolgt.
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Die
Seitenwandspacer können
aus einem Oxid oder aus einem Nitrid gebildet werden, beispielsweise
aus Siliziumdioxid (SiO2) oder aus Siliziumnitrid
(Si3N4).
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Ferner
kann zwischen den mindestens zwei frei stehenden Strukturen des
ersten Halbleiterstruktur-Bereichs auf oder in das Substrat ein
elektrisch leitfähiger
Bereich gebildet werden, beispielsweise ein Teil der Bitleitungen,
wenn es sich bei der Halbleiterstruktur um einen Halbleiterspeicher
mit mittels einer Vielzahl von Wortleitungen und Bitleitungen gekoppelten
Auswahltransistoren handelt.
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Für den Fall,
dass es sich bei dem Halbleiterspeicher gemäß einer Ausgestaltung der Erfindungen
um einen dynamischen Vielfachzugriffsspeicher handelt, können in
dem Substrat oder auf dem Substrat ein Kondensator, beispielsweise
pro zu bildender Speicherzelle ein Kondensator, gebildet werden.
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Als
Kondensator kann ein Grabenkondensator (für den Fall eines Grabenkondensator-DRAM) oder
ein Stapelkondensator (für
den Fall eines Stacked Capacitor-DRAM (Stapelkondensator-DRAM)) gebildet werden.
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Die
Seitenwandspacer können
zumindest teilweise mittels isotroper Ätzung des Seitenwandspacer-Materials
gedünnt
werden, beispielsweise mittels eines HF-Dips.
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Die
Schutzschicht, die die zumindest eine frei stehende Struktur in
dem zweiten Halbleiter-Bereich bedeckt, kann derart gewählt sein,
dass das Material der Schutzschicht gegen das zum Dünnen der
Seitenwandspacer verwendete Ätzmittel
resistent ist (beispielsweise aus einem gegen das zum Dünnen der
Seitenwandspacer verwendete Ätzmittel resistenten
fotoresistiven Lack) und somit von diesem nicht angegriffen wird.
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Die
Schutzschicht kann aus einem gegen das zum Dünnen der Seitenwandspacer verwendete Ätzmittel
resistenten Harz hergestellt sein.
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Gemäß einer
anderen Ausgestaltung der Erfindung ist es in der Halbleiterstruktur
vorgesehen, dass Dotieratome einer Abschlussdotierung der Source-/Drain-Bereiche
der Feldeffekttransistoren in dem ersten Halbleiterstruktur-Bereich lateral weiter
in den Kanalbereich der Feldeffekttransistoren implantiert sind
als Dotieratome einer Abschlussdotierung der Source-/Drain-Bereiche
der Feldeffekttransistoren in dem zweiten Halbleiterstruktur-Bereich. Dies spiegelt
strukturell wider, dass die Abschlussdotierung nach dem Dünnen der
Seitenwandspacer der Feldeffekttransistoren in dem ersten Halbleiterstruktur-Bereich durchgeführt wird
und damit die Dotieratome näher
an dem Kanalbereich des jeweiligen Feldeffekttransistors liegen
als die Dotieratome der Feldeffekttransistoren in dem zweiten Halbleiterstruktur-Bereich.
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Die
Halbleiterstruktur kann, wie oben beschrieben, eingerichtet sein
als Halbleiterspeicher-Struktur, beispielsweise als dynamische Vielfachzugriffspeicher-Struktur (Dynamic
Random Access Memory, DRAM) oder auch als nichtflüchtige Vielfachzugriffsspeicher-Struktur,
in welchem Fall beispielsweise die Halbleiterspeicher-Struktur als Flash-Halbleiterspeicher-Struktur
eingerichtet sein kann, beispielsweise als magnetoresistiver Vielfachzugriffsspeicher
(Magnetoresistive Random Access Memory, MRAM), als Floating Gate
Speicher, als NROM-Schicht-Speicher (Nitrided Read Only Memory)
(auch bezeichnet als Twin-Flash-Speicher) mit einer Siliziumdioxid-Siliziumnitrid-Siliziumdioxid-Schichtenfolge
zum Einfangen von elektrischen Ladungsträgern zum Speichern von Information,
als Phasenänderungs-Vielfachzugriffsspeicher (Phase Change
Random Access Memory, PCRAM), als Conductive-Bridging-Vielfachzugriffsspeicher (Conductive
Bridging Random Access Memory, CBRAM) oder auch als Organic Random
Access Memory (ORAM).
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Somit
ist die Erfindung nicht eingeschränkt auf eine bestimmte Art
einer Speichereinrichtung, sondern sie ist einsetzbar in jedem Bereich,
in dem es gilt, ein Aspektverhältnis
im Rahmen einer dimensionskritischen Ätzung zu relaxieren.
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Dies
geschieht gemäß einem
Aspekt der Erfindung anschaulich dadurch, dass ein Teil der Seitenwandspacer
einer frei stehenden Struktur in einem Halbleiterstruktur-Bereich
gedünnt
wird und in einem anderen Bereich, in welchem diese Dünnung nicht
wünschenswert
ist, die ursprüngliche
Dicke der Seitenwandspacer für
deren frei stehende Struktur(en) unverändert belassen wird. Dies ist
beispielsweise für
den Fall wichtig, bei dem in dem zweiten Halbleiterstruktur-Bereich die zu bildenden
Feldeffekttransistoren eine größere Dicke
der Seitenwandspacer erfordern, wie dies beispielsweise bei schnellen
Transistoren im Supportbereich von Halbleitereinrichtungen, von
Halbleiterspeicher-Strukturen (Halbleiterspeichereinrichtungen)
wünschenswert
ist.
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Ausführungsbeispiele
der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
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Es
zeigen
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1 eine
Querschnittsansicht einer Halbleiterspeicher-Struktur gemäß einem Ausführungsbeispiel
der Erfindung zu einem ersten Herstellungszeitpunkt;
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2 eine
Querschnittsansicht einer Halbleiterspeicher-Struktur gemäß einem Ausführungsbeispiel
der Erfindung zu einem zweiten Herstellungszeitpunkt;
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3 eine
Querschnittsansicht einer Halbleiterspeicher-Struktur gemäß einem Ausführungsbeispiel
der Erfindung zu einem dritten Herstellungszeitpunkt;
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4 eine
Querschnittsansicht einer Halbleiterspeicher-Struktur gemäß einem Ausführungsbeispiel
der Erfindung zu einem vierten Herstellungszeitpunkt;
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5 eine
Querschnittsansicht einer Halbleiterspeicher-Struktur gemäß einem Ausführungsbeispiel
der Erfindung zu einem fünften
Herstellungszeitpunkt; und
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6 eine
Querschnittsansicht einer Halbleiterspeicher-• Struktur gemäß einem
Ausführungsbeispiel
der Erfindung zu einem sechsten Herstellungszeitpunkt; und
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7 eine
Querschnittsansicht einer Halbleiterspeicher-Struktur gemäß einem Ausführungsbeispiel
der Erfindung zu einem siebten Herstellungszeitpunkt.
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In
den Figuren werden, soweit zweckmäßig, ähnliche oder identische Elemente
mit identischen Bezugszeichen versehen. Die Figuren sind nicht maßstabsgetreu.
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1 zeigt
eine Querschnittsansicht einer DRAM-Halbleiterspeichereinrichtung 100 zu
einem ersten Zeitpunkt ihrer Herstellung.
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Es
handelt sich bei der DRAM-Halbleiterspeichereinrichtung 100 gemäß diesem
Ausführungsbeispiel
der Erfindung um eine Grabenkondensator-DRAM-Halbleiterspeichereinrichtung 100 mit Polysilizium-Platte,
auch bezeichnet als "Poly
Plate Trench Capacitor",
wie sie beispielsweise in [1] beschrieben ist.
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Es
ist jedoch darauf hinzuweisen, dass die Erfindung ohne weiteres
auch auf andere DRAM-Halbleiterspeichereinrichtungen,
basierend auf anderen Architekturen, eingesetzt werden kann. So
kann das im Folgenden beschriebene Ausführungsbeispiel der Erfindung
entsprechend angewendet werden auf eine DRAM-Halbleiterspeichereinrichtung mit Grabenkondensatoren
mit vergrabener Platte, auch bezeichnet als "Buried Plate Trench Capacitor". Ferner kann die
Erfindung auch eingesetzt werden im Rahmen von DRAM-Halbleiterspeichereinrichtungen
mit Stapelkondensatoren (Stacked Capacitor), wie beispielsweise
mit Kronen-Stapelkondensatoren oder auch Rauh-Silizium-Stapelkondensatoren,
wie sie ebenfalls in [1] beschrieben sind.
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Die
DRAM-Halbleiterspeichereinrichtung 100 weist eine Vielzahl
von in einem Speicherzellen-Array 101 (beispielsweise einem
ersten Halbleiterstruktur-Bereich) matrixförmig in Zeilen und Spalten
angeordneten DRAM-Speicherzellen
auf sowie eine Mehrzahl oder Vielzahl von Ansteuerschaltkreisen,
allgemein von Support-Devices, beispielsweise von Adressencoder-Schaltkreisen,
Adressdecoder-Schaltkreisen, allgemeine Steuerlogik zum Ansteuern
der Speicherzellen-Schaltkreise, allgemein ausgedrückt der
Peripherie-Schaltkreise der Halbleiterspeichereinrichtung 100,
in diesem Fall angeordnet in einem Peripherie-Bereich 102.
Aus Gründen der
einfacheren Darstellung sind die Elemente des Peripherie-Bereichs 102 symbolisiert
durch einen Peripherie-Feldeffekttransistor, wie er im Folgenden noch
näher erläutert wird.
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In
dem Speicherzellenfeld 101 ist in einem Substrat 103,
gemäß diesem
Ausführungsbeispiel der
Erfindung aus Silizium, alternativ aus einem anderen Halbleiter-Material,
wie beispielsweise einem Verbundhalbleiter-Material (beispielsweise
Gallium-Arsenid (GaAs), Indium-Phosphid (InP), Indium-Gallium-Arsenid
(InGaAs), etc.) ist ein Grabenkondensator 104 in an sich
bekannter Weise gebildet. Der Grabenkondensator 104 weist
eine äußere Kondensatorelektrode 105 aus
Polysilizium in einem Graben 106 auf, sowie eine Dielektrikum-Schichtenfolge,
gemäß diesem
Ausführungsbeispiel
der Erfindung aus einer Schichtenfolge aus Siliziumdioxid-Siliziumnitrid-Siliziumdioxid
(ONO) 107 sowie eine darin eingebrachte innere Kondensatorelektrode 108 aus
Polysilizium.
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Auf
dem Substrat 103, genauer auf der oberen Oberfläche des
Substrats 103, anders ausgedrückt auf der Hauptprozessierungsoberfläche des Substrates 103,
ist eine Gate-isolierende Schicht 109 aufgebracht der Dicke
von ungefähr
4 nm bis 8 nm, gemäß diesem
Ausführungsbeispiel
der Erfindung aus Siliziumdioxid (SiO2).
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Die
innere Kondensatorelektrode 108 ist mittels einer elektrisch
leitfähigen
Verbindung (beispielsweise aus Wolfram) durch die Siliziumdioxidschicht 109 mit
einer Polysilizium-Platte 110 elektrisch gekoppelt und
darüber
mit einem ersten Bitleitungsanschluss (nicht dargestellt).
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Ferner
sind auf der Siliziumdioxidschicht 109 ein erster Gate-Stapel 111 eines
ersten Feldeffekttransistors und ein zweiter Gate-Stapel 112 eines zweiten
Feldeffekttransistors gefertigt. Die beiden Gate-Stapel 111, 112 sind
in einem lateralen Abstand zueinander von ungefähr 70 nm bis 90 nm auf der
Siliziumdioxidschicht 109 angeordnet, gemäß dem Ausführungsbeispiel
der Erfindung in einem Abstand von 74 nm. Die Gate-Stapel 111, 112 sind
gemäß dem Ausführungsbeispiel
der Erfindung zwischen 250 nm und 300 nm hoch.
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Jeder
Gate-Stapel 111, 112 weist eine erste Gate-Schicht 113, 114 aus
Polysilizium, alternativ aus Aluminium auf, gemäß diesem Ausführungsbeispiel
der Erfindung der Dicke von ungefähr 100 nm bis 120 nm. Auf der
ersten Gate-Schicht 113, 114 aus Polysilizium
oder Aluminium ist eine zweite Gate- Schicht 115, 116 aus
Wolfram, alternativ aus Wolfram-Silizid, Molybdän, Molybdän-Silizid, Cobalt oder Cobalt-Silizid,
der Dicke von ungefähr
50 nm bis 70 nm aufgebracht.
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Weiterhin
sind vollumfänglich
seitlich an den Seitenwänden
der Gate-Stapel 111, 112 Seitenwandspacer 117 aus
Siliziumdioxid, alternativ aus Siliziumnitrid, allgemein aus einem
elektrisch isolierenden Material, vorgesehen. Auf der oberen Oberfläche der
zweiten Gate-Schicht 115, 116 bzw. auf der oberen
Oberfläche
der Seitenwandspacer 117 ist eine Gate-Deckschicht 118, 119 der
Dicke von zwischen ungefähr
100 nm bis 120 nm aus Siliziumnitrid vorgesehen.
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Der
Peripherie-Bereich 102 weist ebenfalls eine beliebige Anzahl
von Feldeffekttransistoren, beispielsweise CMOS-Feldeffekttransistoren (Complementary
Metal Oxide Semiconductor) auf, welche angeordnet und verschaltet
sind gemäß der jeweils
gewünschten
und realisierten Funktion in dem Peripherie-Bereich 102,
beispielsweise zum Realisieren einer Adressdecoder-Schaltung, Adressencoder-Schaltung
oder allgemein von Steuerlogik. Um dies zu symbolisieren, ist in
den Figuren jeweils in dem Peripherie-Bereich 102 ein Feldeffekttransistor dargestellt,
symbolisiert durch einen dritten Gate-Stapel 120, aufgebracht
auf der Siliziumdioxidschicht 109 und ebenfalls aufweisend
eine erste Gate-Schicht 121, eine darauf aufgebrachte zweite Gate-Schicht 122,
Seitenwandspacer 123 sowie eine Gate-Deckschicht 124, ebenfalls
hergestellt aus den oben beschriebenen Materialien.
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In
einem nunmehr vorgesehenen Prozessschritt wird eine Lightly Doped
Drain-Dotieratom-Implantation vorgesehen, in 1 symbolisiert
mittels Pfeilen 125. Die LDD-Dotierung erfolgt nur in den
freigelegten Bereichen des Speicherzellenfeldes 101, nicht
jedoch in dem Peripherie-Bereich 102,
da dieser vollständig
mittels einer Schutzschicht 126 bedeckt ist, durch welche
die Dotieratome 125 nicht hindurchdringen können. Die
LDD-Dotierung erfolgt gemäß diesem
Ausführungsbeispiel
der Erfindung mit einer Dotieratom-Konzentration von 0 bis 2.0·1012 Dotieratomen/cm2.
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Die
Dotieratome durchdringen die Siliziumdioxidschicht 109 in
dem Speicherzellenfeld 101 und bilden in dem Substrat 103 LDD-Bereiche 127, 128, welche
die Basis darstellen für
die später
vollständigen
Source-/Drain-Bereiche der Feldeffekttransistoren.
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Wie
in einer Querschnittsansicht 200 in 2 dargestellt
ist, wird nachfolgend in dem Bereich 201 zwischen den beiden
Gate-Stapeln 111, 112 eine Bitleitungs-Dotierung
durchgeführt,
symbolisiert mittels Pfeilen 202, womit zusätzlich zu
den LDD-Bereichen 127, 128 zwischen den Gate-Stapeln 111, 112 ein
Bitleitungs-Bereich 203 gebildet wird.
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Die
Bitleitungs-Dotierung erfolgt gemäß diesem Ausführungsbeispiel
der Erfindung mit einer Dotieratom-Konzentration von 5·1012 bis
2·1013 Dotieratomen/cm2.
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In
einem nachfolgenden Schritt werden, wie in einer Querschnittsansicht 300 in 3 dargestellt ist,
die Seitenwandspacer 117 der Gate-Stapel 111, 112 in
dem Speicherzellenfeld 101 gedünnt, gemäß diesem Ausführungsbeispiel,
indem eine isotrope Silziumdioxid-Atzung mittels eines HF-Dips durchführt wird.
Die Dünnung
der Seitenwandspacer 117 führt dazu, dass die Dicke der
Seitenwandspacer 117, ursprünglich ungefähr 8 nm,
reduziert wird auf ungefähr 4
nm. Anschaulich verringert sich somit die Seitenwandspacer-Oxid-Dicke
der Gate-Stapel 111, 112 der Feldeffekttransistoren
in dem Speicherzellenfeld 101, nicht jedoch die Seitenwandspacer-Oxid-Dicke der
Feldeffekttransistoren, welche sich in dem Peripherie-Bereich 102 befinden.
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Auf
Grund der isotropen Silziumdioxid-Ätzung werden somit gedünnte Seitenwandspacer 301 gebildet.
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Anschließend werden,
wie in einer Querschnittsansicht 400 in 4 dargestellt
ist, mittels einer dritten Implantation, anschaulich einer Abschluss-Dotierung,
die Source-/Drain-Bereiche 401, 402 der
nunmehr vollständig
gebildeten Feldeffekttransistoren gebildet, wobei ein erster Source-/Drain-Bereich 401 des
ersten Feldeffekttransistors 403 mit der äußeren Elektrode 105 des
Grabenkondensators 104 elektrisch gekoppelt ist und wobei der
zweite Source-/Drain-Bereich 402 des
ersten Feldeffekttransistors 403 mit einem ersten Source-/Drain-Bereich 402 eines
zweiten Feldeffekttransistors 404, welcher den zweiten
Gate-Stapel 112 enthält,
elektrisch gekoppelt ist.
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Die
dritte Implantation ist in 4 mittels Pfeilen 405 symbolisiert
und erfolgt mit einer Dotieratom-Konzentration von 1.5·1013 bis 3.5·1013 Dotieratomen/cm2.
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Anschließend wird
wie in einer Querschnittsansicht 500 in 5 dargestellt
ist, eine Siliziumdioxid-Schicht 501 über das gesamte Speicherzellenfeld 101 abgeschieden.
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Nachfolgend
wird, wie in einer Querschnittsansicht 600 in 6 dargestellt,
ein Kontaktloch 601 durch die Siliziumoxidschicht 501 geätzt mit
Stopp auf dem Bitleitungskontakt 402, welcher dem zweiten Source-/Drain-Bereich des ersten
Feldeffekttransistors 401 sowie dem ersten Source-/Drain-Bereich des
zweiten Feldeffekttransistors 404 entspricht.
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Das
Kontaktloch 601 wird nachfolgend, wie in einer Querschnittsansicht 700 in 7 dargestellt, mit
elektrisch leitfähigem
Material 701 (auch bezeichnet als Kontaktloch-Füllmaterial), gemäß diesem Ausführungsbeispiel
der Erfindung mit Wolfram, gefüllt
und mit einer nicht dargestellten elektrisch leitfähigen Leiterbahn
einer Bitleitung gekoppelt.
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Gemäß einem
Aspekt der Erfindung wird somit anschaulich die LDD-Implantation
vor die Dotierung des Bitleitungskontakts verschoben.
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Somit
erfolgt die LDD-Dotierung noch bei ungedünnten Seitenwandspacern und
die Abschlussdotierung zum Ausbilden der vollständigen Source-/Drain-Bereiche
bei schon gedünnten
Seitenwandspacern bei den zu bildenden Feldeffekttransistoren, welche
sich in dem Speicherzellenfeld 101 befinden.
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Auf
diese Weise ist anschaulich das Aspektverhältnis im Rahmen der Abschlussdotierung
erheblich verbessert und damit das verfügbare Prozessfenster erheblich
erweitert.
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In
diesem Dokument ist die folgende Veröffentlichung zitiert:
- [1]
D. Widmann et al., Technologie hochintegrierter Schaltungen, Springer
Verlag, 2. Auflage, ISBN 3-540-59357-8,
Seiten 290–293,
1996.