DE69836184T2 - Zuverlässige Polycid Gatterstappelung mit reduzierten Schichtwiderstand - Google Patents

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Description

  • Das Gebiet der vorliegenden Erfindung betrifft allgemein die Halbleiterproduktion und insbesondere Transistoren mit Polysilizium-Silizid-Gates.
  • Allgemeiner Stand der Technik
  • Bei der Bauelemente-Fertigung werden Isolations-, Halbleiter- und Leiterschichten auf einem Substrat ausgebildet. Die Schichten werden so hergestellt, dass Strukturelemente und Zwischenräume entstehen. Die Strukturelemente und Zwischenräume werden so ausgebildet, dass Bauelemente wie beispielsweise Transistoren, Kondensatoren und Widerstände entstehen. Diese Bauelemente werden dann so miteinander verbunden, dass eine gewünschte elektrische Funktion erreicht wird, wodurch ein integrierter Schaltkreis (Integrated Circuit – IC) entsteht.
  • Um den Flächenwiderstand zu verringern, verwendet ein Metalloxidhalbleiter (Metal Oxide Semiconductor – MOS)-Transistor ein Polyzid-Gate. Das Polyzid-Gate umfasst Metallsilizid, wie beispielsweise Wolframsilizid (WSix), über stark dotiertem Polysilizium (Poly). Das Poly ist in der Regel mit Phosphor dotiert. Das Poly sollte eine möglichst hohe Dotierstoffkonzentration enthalten, um seinen Flächenwiderstand zu senken.
  • Allerdings ist Metallsilizid über stark dotiertem Poly mit Problemen bei der stöchiometrischen Steuerung verbunden, was sich in Form einer metallreichen Grenzfläche äußert. Eine metallreiche Grenzfläche ist unerwünscht, weil sie den anschließenden thermischen Prozessen nicht gewachsen ist. Infolge dessen oxidiert die Grenzfläche. Oxidierung führt zu Oberflächenrauigkeit und in einigen Fällen zum Ablösen des Silizidfilms. Darum muss die Grenzfläche zwischen dem Poly und dem Silizid unterhalb eines Niveaus gehalten werden, das eine metallreiche Grenzfläche hervorbringt. Die P-Konzentration sollte in der Regel unterhalb von 1019 Atomen/cm3 gehalten werden.
  • Bisher hat man die negativen Auswirkungen einer metallreichen Grenzfläche gewöhnlicherweise dadurch vermieden, dass man eine intrinsische (undotierte) Polyschicht zwischen dem stark dotierten Poly und dem Metallsilizid angeordnet hat, wie in EP-A-0772231 erläutert. Eine weitere Technik, mit der eine metallreiche Grenzfläche vermieden wird, besteht in der Verringerung der Dotierstoffkonzentration des Poly. Solche Techniken erhöhen aber unzweckmäßigerweise den Gatewiderstand, was zu einer Verschlechterung der Bauelement-Leistung führt.
  • Aus der obigen Beschreibung geht hervor, dass es wünschenswert ist, ein zuverlässiges Polyzid-Gate mit verringertem Flächenwiderstand bereitzustellen.
  • Kurzdarstellung der Erfindung
  • Die Erfindung betrifft die Herstellung eines zuverlässigen Gateleiters mit verringerter Dicke und geringerem Flächenwiderstand. Ein Verfahren zur Herstellung eines Gateleiters gemäß dieser Erfindung ist in Anspruch 1 definiert. Konkrete Ausführungsformen sind in den abhängigen Ansprüchen 2–8 definiert. Die verringerte Dicke und den geringeren Flächenwiderstand erreicht man, indem man eine stark dotierte Polyschicht ausbildet und diese ausheilt, um Dotierstoffe aus ihrer Oberfläche auszudiffundieren, um die Dotierstoffkonzentration unter einen Wert abzusenken, der eine metallreiche Grenzfläche verursacht. Dadurch kann eine Metallsilizid schicht abgeschieden werden, ohne eine intrinsische Deck-Polyschicht ausbilden zu müssen und ohne dass das Poly eine geringere Dotierstoffkonzentration haben muss.
  • Kurze Beschreibung der Zeichnungen
  • 1 veranschaulicht eine DRAM-Zelle des Standes der Technik.
  • 2a–c veranschaulichen die Herstellung eines Polyzid-Gateleiters gemäß der Erfindung.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft ein zuverlässiges Polyzid-Gate mit verringertem Flächenwiderstand. Um die Besprechung der Erfindung zu vereinfachen, wird sie im Kontext eines Speicher-IC beschrieben. Jedoch ist die Erfindung beträchtlich breiter gefasst und gilt für ICs im Allgemeinen. Es wird nun eine DRAM-Zelle beschrieben.
  • Das Folgende bildet keinen Bestandteil der Erfindung.
  • Wenden wir uns 1 zu, wo eine DRAM-Zelle 100 vom Grabenkondensatortyp gezeigt ist. Eine solche Grabenkondensator-DRAM-Zelle ist beispielsweise bei Nesbit und Mitarbeiter, "A 0.6 μm2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST)", IEDM 93–627, beschrieben. Obgleich eine Grabenkondensator-DRAM-Zelle gezeigt ist, ist die Erfindung nicht darauf beschränkt. Zum Beispiel kann auch eine Stapelkondensator-DRAM-Zelle verwendet werden. In der Regel ist eine Anordnung solcher Zellen durch Wortleitungen und Bitleitungen zur Bildung eines DRAM-IC miteinander verbunden.
  • Zur Veranschaulichung umfasst die DRRM-Zelle 100 einen Grabenkondensator 160, der in einem Substrat 101 ausgebildet ist. Der Graben ist in der Regel mit Polysilizium (Poly) 161 gefüllt, das stark mit Dotierstoffen dotiert ist, die eine erste Leitfähigkeit aufweisen, wie beispielsweise vom n-Typ. Das Poly dient als eine Platte des Kondensators, die als ein "Speicherknoten" bezeichnet wird. Eine vergrabene Platte 165, die mit Dotierstoffen der ersten Leitfähigkeit dotiert ist, umgibt den unteren Abschnitt des Grabens. In dem oberen Abschnitt des Grabens befindet sich ein Bund 168 zum Verringern parasitärer Ableitungen. Ein Knotendielektrikum 163 trennt die beiden Platten des Kondensators voneinander. Es ist eine vergrabene Mulde 170, die Dotierstoffe der ersten Leitfähigkeit umfasst, vorhanden, um die vergrabenen Platten der DRAM-Zellen in der Anordnung miteinander zu verbinden. Über der vergrabenen Mulde befindet sich eine Mulde 173, die Dotierstoffe mit einer zweiten Leitfähigkeit umfassen, wie beispielsweise vom p-Typ. Die p-Mulde umfasst eine Dotierstoffkonzentration, die ausreicht, um einen Übergang mit entgegengesetzter Leitfähigkeit auszubilden, um vertikale Leckverluste eines Transistors 110 zu verringern.
  • Der Transistor enthält einen Polyzid-Gatestapel 112. Der Gatestapel, der mitunter als "Gateleiter" (Gate Conductor – GC) bezeichnet wird, dient als eine Wortleitung in der DRAM-Anordnung. Wie gezeigt, enthält der Gatestapel eine Polyschicht 120, die stark mit Dotierstoffen dotiert ist. Bei einer Ausführungsform ist die Polyschicht 120 stark mit P-Dotanden dotiert. Die Verwendung von Bor (B)- oder Arsen (As)-Dotierstoffen kommt ebenfalls in Frage. Um den Flächenwiderstand niedrig zu halten, sollte die Dotierstoffkonzentration des Poly möglichst hoch sein. Über dem stark dotierten Poly 120 befinden sich eine intrinsische Polyschicht 121 und eine Metallsilizidschicht 122. Die intrinsische Polyschicht dient als eine Pufferschicht zum Vermeiden einer metallreichen Grenzfläche zwischen der Silizidschicht und der stark dotierten Polyschicht. Obgleich während der anschließenden thermischen Prozesse Dotierstoffe aus der stark dotierten Polyschicht in das intrinsische Poly diffundieren, ist das Poly während der ursprünglichen Abscheidung der Metallsilizidschicht intrinsisch. Über der Metallsilizidschicht befindet sich eine Nitridschicht, die als eine Ätzstoppschicht dient.
  • Neben dem Gate befinden sich stark dotierte Diffusionsregionen 113 und 114. Die Diffusionsregionen umfassen Dotierstoffe mit der gleichen Leitfähigkeit wie die Polyschicht und entgegengesetzt derjenigen der Mulde 173. Die Diffusionsregion ist zum Beispiel stark mit Dotierstoffen vom n-Typ dotiert. Je nach der Richtung des Stromflusses werden die Diffusionsregionen 113 und 114 entweder als die "Drainelektrode" bzw. als die "Sourceelektrode" bezeichnet. Im Sinne des vorliegenden Textes sind die Begriffe "Drainelektrode" und "Sourceelektrode" gegeneinander austauschbar. Eine Verbindung zwischen dem Transistor und dem Kondensator wird über eine Diffusionsregion 125 erreicht, die als die "Knotendiffusion" bezeichnet wird.
  • Es ist eine Flachgrabenisolation (Shallow Trench Isolation – STI) 180 vorhanden, um die DRAM-Zelle von anderen Zellen oder Bauelementen zu isolieren. Wie gezeigt, ist eine Wortleitung 130 über dem Graben ausgebildet und durch die STI von ihm isoliert. Die Wortleitung 120 wird als die "passierende Wortleitung" bezeichnet, da sie nicht elektrisch mit der DRRM-Zelle verbunden ist. Eine solche Konfiguration wird als eine Architektur mit gefalteter Bitleitung bezeichnet. Andere Konfiguratio nen, darunter offen und offen-gefaltet, kommen ebenfalls in Frage.
  • Eine dielektrische Zwischenebenenschicht 189 ist über den Wortleitungen ausgebildet. Eine leitende Schicht, die eine Bitleitung darstellt, ist über der dielektrischen Zwischenebenenschicht ausgebildet. Eine Bitleitungskontaktöffnung 186 ist in der dielektrischen Zwischenebenenschicht ausgebildet, um einen Kontakt zwischen der Sourceelektrode 113 und der Bitleitung 190 herzustellen.
  • Wie zuvor besprochen, vergrößert die Verwendung der Polypufferschicht zwischen dem stark dotierten Poly und der Silizidschicht die Dicke des Gatestapels. Diese vergrößerte Dicke ist unerwünscht, weil sie Strukturelemente mit einem größeren Seitenverhältnis erzeugt, die Schwierigkeiten beim Befüllen bereiten.
  • 2a–c zeigen den Prozess des Ausbildens eines Polyzid-Gatestapels gemäß der Erfindung. In 2a ist ein Querschnitt durch ein Substrat gezeigt, der einen Abschnitt eines IC darstellt. Bei einem solchen IC handelt es sich zum Beispiel um einen Speicher-IC, einschließlich eines Direktzugriffsspeichers (RAM), eines dynamischen RAM (DRAM), eines synchronen DRAM (SDRAM), eines statischen RAM (SRAM) und eines Nurlesespeichers (ROM). Bei dem IC kann es sich auch um logische Bauelemente handeln, wie beispielsweise eine programmierbare logische Anordnung (PLA), einen anwendungsspezifischen IC (ASIC), einen fusionierten DRAM-Logik-IC (einen eingebetteten DRAM) oder sonstige Logikbausteine.
  • In der Regel werden zahlreiche ICs auf einem Halbleitersubstrat, wie beispielsweise einem Silizium-Wafer, parallel hergestellt. Nach der Verarbeitung wird der Wafer in Einzelchips geschnitten, um die ICs in mehrere einzelne Chips zu trennen. Die Chips werden dann zu Endprodukten verkapselt, um beispielsweise in Konsumgütern wie zum Beispiel Computersystemen, Mobiltelefonen, persönlichen Digitalen Assistenten (PDAs) und sonstigen Elektronikprodukten verwendet zu werden.
  • Das Substrat 201 ist zum Beispiel ein Silizium-Wafer. Andere Substrate wie beispielsweise Silizium auf Isolator (SOI), Silizium auf Saphir (SOS), Germanium, Galliumarsenid und Verbindungen der Gruppe III–V kommen ebenfalls in Frage. Bei einer Ausführungsform ist das Substrat geringfügig mit Dotierstoffen dotiert, die eine erste Leitfähigkeit aufweisen. Bei einer Ausführungsform ist das Substrat geringfügig mit Dotierstoffen des p-Typs (p–), wie beispielsweise B, dotiert. Die Konzentration von B beträgt etwa 1,5 × 1016 Atome/cm3.
  • In dem Substrat sind zum Beispiel mehrere (nicht gezeigte) Grabenkondensatoren ausgebildet. Bei den Grabenkondensatoren handelt es sich zum Beispiel um jene, die in 1 beschrieben sind. Bei einer Ausführungsform dienen die Grabenkondensatoren als Speicherkondensatoren für n-Kanal-DRAM-Zellen. Es sind vergrabene n-Mulden vorhanden, um die vergrabenen Platten vom n-Typ der Kondensatoren miteinander zu verbinden. Es sind p-Mulden für die n-Kanal-DRAM-Zugangstransistoren vorhanden. Die Konzentrationen der p-Mulden beträgt etwa 5 × 1017 – 8 × 1017 cm–3. Außerdem sind Mulden vom n-Typ für p-Kanal-Transistoren vorhanden, wie beispielsweise jene, die in Hilfsschaltkreisen verwendet werden. Nach Bedarf können noch weitere Diffusionsregionen in dem Substrat vorhanden sein.
  • An diesem Punkt der Verarbeitung enthält das Substrat eine planare Fläche 210. Über der Fläche wird eine (nicht gezeigte) Opferoxidschicht ausgebildet. Die Opferoxidschicht dient als ein Maskenoxid zum Implantieren von Ionen zum Justieren der Gateschwellenspannung (Vt) der anschließend ausgebildeten Transistoren. Bei der Vt-Justierungs-Implantierung kommen zum Beispiel herkömmliche Lithografie- oder Maskierungstechniken zum Einsatz, um die Dotierstoffe selektiv in der Kanalregion des Gate zu implantieren. Solche Techniken beinhalten das Abscheiden einer Fotoresistschicht über der Maskenoxidschicht und ihr selektives Belichten mit einer Belichtungsquelle und einer Maske. Je nachdem, ob ein positiver oder ein negativer Resist verwendet wird, werden entweder die belichteten oder die nicht-belichteten Abschnitte der Resistschicht während der Entwicklung entfernt, um selektiv Regionen des darunterliegenden Substrats freizulegen. In die freiliegenden Regionen werden dann Ionen implantiert, um die gewünschte Vt zu erreichen.
  • Nach der Vt-Implantation werden die Resistschicht und die Maskenoxidschicht beispielsweise mittels einer Nassätzung entfernt. Dann wird eine dünne Oxidschicht 220 auf der Substratoberfläche ausgebildet. Die Oxidschicht dient als das Gateoxid. Bei einer Ausführungsform wird das Gateoxid durch thermische Oxidation aufgewachsen. Die Dicke des Gateoxids beträgt beispielsweise etwa 6–10 nm.
  • Dann wird eine Polyschicht 230 über der Gateoxidschicht 220 abgeschieden. Die Polyschicht ist stark mit Dotierstoffen dotiert, um den Flächenwiderstand zu verringern. Bei einer Ausführungsform ist die Polyschicht mit Phosphor (P) dotiert. Dotierstoffe vom n-Typ wie beispielsweise Arsen (As) oder Dotierstoffe vom p-Typ wie beispielsweise Bor (B) kommen ebenfalls in Frage. Die Dotierstoffkonzentration von P beträgt etwa 2·1020 – 5·1020 Atome/cm3, bevorzugt etwa 5·1020 Atome/cm3.
  • Die dotierte Polyschicht wird beispielsweise mittels chemischer Dampfabscheidung (Chemical Vapor Deposition – CVD) abgeschieden. Die Dotierstoffe werden während des CVD-Prozesses in die Schicht eingebaut. Einen solchen Prozess nennt man CVD mit in-situ-Dotierung. Bei einer Ausführungsform wird die P-dotierte Polyschicht mittels schneller thermischer chemischer Dampfabscheidung (Rapid Thermal Chemical Vapor Deposition – RTCVD) mit in-situ-Dotierung abgeschieden. Bei einer veranschaulichenden Ausführungsform wird die Schicht in einem CVD-Reaktor bei einer Temperatur von etwa 620–680°C und einem Druck von etwa 100 Torr abgeschieden. SiH4 und PH3 werden zusammen mit Trägergasen in den Reaktor eingespritzt. SiH4 dient als ein Siliziumvorläufer, und PH3 dient als eine P-Dotierstoffquelle. Für die Abscheidung des Poly kommt auch Niederdruck-CVD (Low Pressure Chemical Vapor Deposition – LPCVD) in Frage.
  • Das Substrat wird dann ausgeheilt, um Dotierstoffe für die P-dotierte Polyschicht 230 auszudiffundieren. Die Ausheilung reicht aus, um die Konzentration von Dotierstoffen an der Oberfläche der dotierten Polyschicht zu verringern. Die Dotierstoffkonzentration wird unter jene verringert, die eine metallreiche Grenzfläche hervorbringt. Bei einer Ausführungsform wird die P-Konzentration auf unter etwa 1019 Atome/cm3 verringert, um eine metallreiche Grenzfläche mit einer anschließend abgeschiedenen Metallsilizidschicht zu vermeiden. Das Ausheilen erfolgt bei einer Temperatur, die höher ist als die Abscheidungstemperatur. Bei einer Ausführungsform liegt die Ausheilungstemperatur zwischen etwa 700 und 1000°C. Der Ausheilungsdruck liegt unter dem Abscheidungsdruck. Bei einer Ausführungsform liegt der Druck zwischen etwa 2,67 und 1330 Pa (0,02 und 10 Torr). Wenn das Poly mittels LPCVD abgeschieden wird, so ist der Ausheilungsdruck niedriger, um unter dem Abscheidungsdruck zu liegen.
  • Der Ausdiffundierungsschritt macht es möglich, dass die dotierte Polyschicht eine ausreichend hohe Dotierstoffkonzentration im Volumeninneren hat, während die Dotierstoffkonzentration an der Oberfläche verringert wird. Dadurch wird eine Oberflächenrauigkeit vermieden, die durch eine metallreiche Grenzfläche infolge einer Wechselwirkung mit einer anschließend abgeschiedenen Metallsilizidschicht entsteht, ohne dass eine Pufferpolyschicht nötig ist. Infolge dessen kann ein zuverlässiger Polyzid-Gateleiter mit geringerem Flächenwiderstand ausgebildet werden.
  • Wenden wir uns 2B zu, wo eine Metallsilizidschicht 240 über der Polyschicht 230 ausgebildet ist. Bei einer Ausführungsform umfasst das Metallsilizid Wolframsilizid (WSix). Andere Metallsilizide, wie beispielsweise Molybdänsilizid (MoSix), Tantalsilizid (TaSix), Titansilizid (TiSix), Kobaltsilizid (CoSix) oder sonstige weitere Metallsilizide, kommen ebenfalls in Frage. Das WSix wird zum Beispiel mittels bekannter CVD-Techniken abgeschieden. Zu solchen Techniken gehört das Einspritzen von beispielsweise Wolframhexafluorid (WF6), Silan (S1H4), Dichlorsilan (SiCl2H2) und Trägergas in die Reaktionskammer zum Erzeugen der WSix-Schicht. Über der Metallsilizidschicht wird eine Deckschicht 250 ausgebildet. Die Deckschicht umfasst beispielsweise Nitrid. Die Nitrid-Deckschicht kann als ein Polier- und/oder Ätzstopp für die Weiterverarbeitung dienen.
  • Wenden wir uns 2c zu, wo die Gatestapelschichten zu Gateleitern 260 strukturiert sind. Die Strukturie rung der Gateleiter wird mittels herkömmlicher Lithografie- und Ätztechniken erreicht. Solche Techniken beinhalten das Abscheiden einer Resistschicht und das selektive Belichten der Resistschicht mit einer Belichtungsquelle und einer Maske. Abschnitte des Resists werden nach der Entwicklung entfernt, so dass Abschnitte der Gatestapel ungeschützt sind. Die ungeschützten Abschnitte des Gatestapels werden zum Beispiel mittels reaktiven Ionenätzens (RIE) entfernt.
  • Optional können (nicht gezeigte) Abstandshalter an den Seitenwänden der Gateleiter ausgebildet werden. Nach dem Ausbilden der Abstandshalter werden Dotanden implantiert, so dass Diffusionsregionen neben dem Gate der Transistoren entstehen. Die Abstandshalter definieren die Unterlappungsdiffusion von Diffusionsregionen, wodurch die Überlappungskapazität verringert wird.
  • Eine Nitridschicht wird über der Substratfläche abgeschieden und dient als Sperre für mobile Ionen und als ein Ätzstopp zur Ausbildung grenzenloser Bitleitungskontakte. Eine dielektrische Schicht 265 wird über der Bauelementstruktur ausgebildet, um eine Isolation zwischen den leitenden Schichten herzustellen (außer an den Stellen, wo ein Kontakt erwünscht ist) oder um als Schutzschicht zu fungieren, um die Bauelementstruktur vor Verunreinigungen, Feuchtigkeit und Kratzern zu schützen. Die dielektrische Schicht enthält zum Beispiel phosphordotiertes Siliziumdioxid wie beispielsweise Phosphosilikatglas (PSG) oder Borphosphosilikatglas (BPSG).
  • In der dielektrischen Schicht werden Kontakte 270 ausgebildet, die Verbindungen zu der leitenden Schicht 280 herstellen. Die leitende Schicht stellt zum Beispiel eine Bitleitung des DRAM-Chips dar.

Claims (8)

  1. Verfahren zum Herstellen eines Gateleiters, umfassend: Bereitstellen eines Substrats (201); Ausbilden einer dielektrischen Schicht (220) über dem Substrat (201) und einer Polysiliziumschicht (230) über dem Dielektrikum (220), wobei das Dielektrikum (220) als ein Gate-Dielektrikum dient, wobei das Polysilizium (230) mit Dotierstoffen in einer Konzentration dotiert ist, die höher ist als jene, die eine metallreiche Grenzfläche hervorruft, und mit einer anschließend abgeschiedenen Metallsilizidschicht (240) versehen ist; Ausheilen des Substrats (201), wobei durch das Ausheilen die Dotierstoffe aus der Oberfläche der Polysiliziumschicht (230) ausdiffundiert werden, so dass ein oberer Abschnitt mit einer Dotierstoffkonzentration entsteht, die unter einer Konzentration liegt, die eine metallreiche Grenzfläche hervorruft; und anschließend Abscheiden einer Metallsilizidschicht (240) über der Polysiliziumschicht (230).
  2. Verfahren nach Anspruch 1, wobei es sich bei dem Dotierstoff um Phosphor handelt.
  3. Verfahren nach Anspruch 2, wobei die Dotierstoffkonzentration in der Polysiliziumschicht (230) vor der Diffusion zwischen etwa 2 × 1020 Atomen/cm3 und 5 × 1020 Atomen/cm3 liegt.
  4. Verfahren nach Anspruch 3, wobei die Dotierstoffkonzentration in dem oberen Abschnitt der Polysiliziumschicht (230) nach der Diffusion maximal etwa 1019 Atome/cm3 beträgt.
  5. Verfahren nach Anspruch 1, wobei der Ausheilungsschritt bei einer Temperatur ausgeführt wird, die über der Temperatur liegt, bei der die Polysiliziumschicht (230) auf dem Substrat (201) abgeschieden wurde.
  6. Verfahren nach Anspruch 1, wobei der Ausheilungsschritt bei einem niedrigeren Druck ausgeführt wird als der Druck, bei dem die Polysiliziumschicht (230) auf dem Substrat (201) abgeschieden wurde.
  7. Verfahren nach Anspruch 5, wobei die Polysiliziumschicht (230) auf dem Substrat (201) mittels chemischer Dampfabscheidung bei einer Temperatur von 620–680°C ausgeführt wird und die Temperatur des Erwärmens beim Ausheilen zwischen 700 und 1000°C liegt.
  8. Verfahren nach Anspruch 1, wobei das abgeschiedene Metallsilizid (240) ausgewählt ist aus der Gruppe bestehend aus Wolframsilizid, Molybdänsilizid, Tantalsilizid, Titansilizid und Kobaltsilizid.
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