KR100571356B1 - 폴리실리콘-실리사이드 게이트를 갖춘 트랜지스터 및 그 제조 방법 - Google Patents

폴리실리콘-실리사이드 게이트를 갖춘 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

금속 실리사이드층을 인시투 도핑함으로써 폴리실리콘층과 금속 실리사이드층 사이의 금속-부화 인터페이스가 감소되는 트랜지스터 제조 방법이 개시된다.

Description

폴리실리콘-실리사이드 게이트를 갖춘 트랜지스터 및 그 제조 방법 {IMPROVED POLICIDE}
도 1은 예시적인 DRAM 셀을 도시하고;
도 2a 내지 도 2c는 폴리사이드 게이트 스택을 형성하기 위한 본 발명의 실시예를 나타낸다.
* 도면의 주요부분에 대한 부호의 간단한 설명 *
100; DRAM 셀 101; 기판
110; 트랜지스터 112; 폴리사이드 게이트 스택
113,114; 확산 영역 120,230; 폴리실리콘층
160; 트렌치 커패시터 161; 폴리실리콘(폴리)
163; 유전체 165; 플레이트
170,173; 웰 180; 얕은 트렌치 절연
186; 비트라인 콘택트 개구 189; 층간 유전층
190; 비트라인 220; 산화물층
240; 금속 실리사이드층 280; 게이트 컨덕터
288; 질화물층 290; 유전체층
291; 콘택트 293; 도전층
본 발명은 일반적으로 반도체 제조에 관한 것으로 더욱 상세히는 폴리실리콘-실리사이드 게이트를 갖춘 트랜지스터에 관한 것이다.
디바이스 제조에서, 절연층, 반도체층 및 도전층이 기판 상에 형성된다. 이들층은 피처 및 스페이스를 생성하기 위해 패터닝된다. 이들 피처 및 스페이스는 트랜지스터, 커패시터 및 레지스터와 같은 디바이스를 형성하기 위해 패터닝된다. 그 후 이들 디바이스는 원하는 전기적 성능을 달성하기 위해 상호연결되고, 집적회로(IC)를 생성한다.
면 저항(sheet resistance)을 감소시키기 위해, 금속 산화물 반도체(MOS) 트랜지스터는 폴리사이드 게이트를 사용한다. 상기 폴리사이드 게이트는 고농도로 도핑된 폴리실리콘(폴리) 위에 텅스텐 실리사이드(WSix)와 같은 금속 실리사이드를 포함한다. 통상적으로, 폴리는 인(P)으로 도핑된다. 폴리는 자신의 면 저항을 낮추기 위해 고농도의 도펀트를 함유하여야 한다.
그러나, 고농도 도핑된 폴리 위의 금속 실리사이드는 금속-부화 인터페이스 형태로 표현되는 화학양론적 제어문제(stoichiometric control problem)를 나타낸다. 금속-부화 인터페이스는 후속하는 열 공정에 견디지 못하기 때문에 바람직하지 못하다. 결과적으로 상기 인터페이스는 산화된다. 산화는 표면을 거칠게 하며, 실리사이드 막을 박리시킨다. 통상적으로, 금속-부화 인터페이스의 악영향은 고농도 도핑된 폴리와 금속 실리사이드 사이의 진성(도핑되지 않은) 폴리층을 제공함으로써 방지된다. 도핑되지 않은 폴리층의 추가는 게이트 스택의 높이를 증가시키며, 게이트 스택의 종횡비를 증가시킨다. 그라운드룰을 감소시키는 것은 상기 종횡비를 증가시키고, 이는 공정 상의 문제를 야기시킨다. 더우기 도핑되지 않은 폴리층의 추가는 게이트 저항을 증가시키는데, 이는 디바이스 성능을 감소시킨다. 금속-부화 인터페이스를 방지하는 또다른 기술은 폴리의 도펀트 농도를 낮추는 것이다. 통상적으로 폴리층의 P 농도는 1020 원자/㎤ 미만으로 유지되어야 한다. 이러한 기술은 또한 원치않게 게이트 저항을 증가시킨다.
삭제
상기 설명으로부터 알 수 있는 바와 같이, 감소된 면 저항을 갖춘 신뢰성 있는 폴리사이드 게이트를 제공하는 것이 바람직하다.
본 발명은 감소된 두께 및 낮은 면 저항을 갖는 신뢰성 있는 게이트 컨덕터의 형성에 관한 것이다. 일 실시예에서, 감소된 두께 및 낮은 면 저항은 도핑된 폴리층 위에 인시투 도핑된 금속 실리사이드층을 증착시킴으로써 달성된다. 금속 실리사이드층의 도펀트는 금속-부화 인터페이스와 관련된 문제를 감소시킨다. 이것은 금속 실리사이드층이 진성 캡 폴리층없이 또는 폴리가 낮은 도펀트 농도를 가질 필요없이 증착될 수 있게 한다.
본 발명은 감소된 면 저항을 갖춘 신뢰성있는 폴리사이드 게이트에 관한 것이다. 본 발명의 설명을 용이하게 하기 위해, 메모리 IC의 관점에서 설명된다. 그러나, 본 발명은 상당히 광범위하며 일반적으로 IC에 적용가능하다. 이하 DRAM 셀에 대해 설명된다.
도 1을 참조하면, 트렌치 커패시터형 DRAM 셀(100)이 도시되어 있다. 이러한 트렌치 커패시터 DRAM 셀은 예를 들어 본 명세서에서 참조문헌으로서 인용된, Nesbit 등에 의한 A 0.6 μm2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST), IDEM 93-627에 설명되어 있다. 트렌치 커패시터 DRAM 셀이 도시되었지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 스택 커패시터 DRAM 셀도 사용될 수 있다. 통상적으로, 이러한 셀 어레이는 DRAM 셀을 형성하기 위해 워드라인 및 비트라인에 의해 상호연결된다.
예시적으로, DRAM 셀(100)은 기판(101)에 형성된 트렌치 커패시터(160)를 포함한다. 이 트렌치는 n-형과 같은 제 1 도전성을 갖는 도펀트로 고농도 도핑된 폴리실리콘(폴리)(161)으로 채워진다. 도핑된 폴리는 "저장 노드"로 언급되는 커패시터의 전극으로서의 역할을 한다. 선택적으로, 상기 제 1 도전성의 도펀트로 도핑된 매립 플레이트(165)는 트렌치의 하부를 둘러싼다. 매립 플레이트(165)는 커패시터의 다른 전극으로서의 역할을 한다. 트렌치의 상부는 기생 누설을 감소시키는 칼라(168)이다. 노드 유전체(163)는 커패시터의 두 개의 플레이트를 분리시킨다. 제 1 도전성의 도펀트를 포함하는 매립 웰(buried well)(170)은 어레이 내 DRAM 셀의 매립 플레이트를 연결시키기 위해 제공된다. 매립 웰(170) 상부에는 p-형과 같은 제 2 도전성을 갖는 도펀트를 포함하는 웰(173)이다. p-웰은 트랜지스터(110)의 수직 방향 누설을 감소시키기 위해 반대 도전성 접합부를 형성하는데 충분한 도펀트 농도를 포함한다.
트랜지스터는 폴리사이드 게이트 스택(112)을 포함한다. "게이트 컨덕터(GC)"로서도 언급되는 게이트 스택은 DRAM 어레이에서 워드라인으로서의 역할을 한다. 이 워드라인이 커패시터에 연결되었기 때문에, "액티브 워드라인(active wordline)"으로서도 언급된다. 도시된 바와 같이, 게이트 스택은 도펀트로 고농도 도핑된 폴리층(120)을 포함한다. 일 실시예에서, 폴리층(120)은 P 도펀트로 고농도 도핑된다. 붕소(B) 또는 비소(As)를 도펀트로 사용하는 것도 유용하다. 면 저항을 낮게 유지시키기 위해, 폴리의 도펀트 농도는 충분히 높아야 한다. 고농도 도핑된 폴리(120)의 상부에는 진성 폴리실리콘층(121) 및 금속 실리사이드층(122)이 제공된다. 진성 폴리실리콘층(121)은 실리사이드와 고농도 도핑된 폴리층 사이의 금속-부화 인터페이스를 방지하기 위한 버퍼층으로서의 역할을 한다. 고농도 도핑된 폴리층으로부터의 도펀트가 후속하는 열 공정 동안 진성 폴리실리콘층 내부로 확산할 지라도, 폴리는 금속 실리사이드층의 초기 증착 동안 진성이다. 금속 실리사이드층 상부에는 예를 들어 에칭 스톱층으로서의 역할을 하는 질화물층이 있다.
고농도 도핑된 확산 영역(113 및 114)은 게이트에 인접하여 제공된다. 이 확산 영역은 웰(173)의 도전성과 반대이고 폴리실리콘층과 동일한 도전성을 갖는 도펀트를 포함한다. 상기 확산영역은 예를 들어 n-형 도펀트로 고농도 도핑된다. 전류의 흐름 방향에 따라, 확산 영역(113 및 114)은 각각 "드레인" 또는 "소스"로 언급된다. 본 명세서에서 사용되는 바와 같이, 용어 "드레인" 및 "소스"는 상호교환 가능하다. 트랜지스터와 커넥터 사이의 연결은 "노드 확산"으로서 언급되는 확산 영역(125)을 통해 달성된다.
얕은 트렌치 절연(STI)(180)은 DRAM 셀을 다른 셀 또는 디바이스로부터 절연시키기 위해 제공된다. 도시된 바와 같이, 워드라인(120)은 트렌치 위에 형성되어 STI에 의해 그것으로부터 절연된다. 워드라인(120)은 "패싱 워드라인"으로서 언급되는 데, 이는 그것이 DRAM 셀에 전기적으로 결합되지 않기 때문이다. 이러한 구성은 폴딩된 비트라인 구조로서 언급된다. 개방 및 개방-폴딩된 구조를 포함한 다른 구성도 유용하다.
층간 유전층(189)이 워드라인 상부에서 형성된다. 비트라인을 나타내는 도전층이 층간 유전층 위에 형성된다. 비트라인 콘택트 개구(186)는 소스(113)를 비트라인(190)에 접촉시키기 위해 층간 유전층에 제공된다.
상기한 바와 같이, 고농도 도핑된 폴리와 실리사이드층 사이의 폴리 버퍼층의 사용은 게이트 스택의 두께를 증가시킨다. 이렇게 증가된 두께는 그것이 높은 종횡비 피처를 형성하고 공정에서의 곤란성을 발생시키기 때문에 바람직하지 못하다.
도 2a 내지 2c는 본 발명에 따른 폴리사이드 게이트 스택을 형성하는 공정을 나타낸다. 도 2a를 참조하면, IC의 일부분을 나타내는 기판의 단면부가 도시되어 있다. 이러한 IC는 예를 들어, 랜덤 액세스 메모리(RAM), 다이내믹 랜덤 액세스 메모리 (DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM) 및 판독 전용 메모리(ROM)를 포함하는 메모리 IC 이다. 또한, IC는 프로그램가능 논리 어레이(PLA), 주문형 특정응용 IC(ASIC), 병합된 DRAM-논리 IC(매립된 DRAM)와 같은 논리 디바이스 또는 임의의 기타 논리 디바이스일 수 있다.
통상적으로, 여러 IC가 실리콘 웨이퍼와 같은 반도체 기판에 병렬로 제조된다. 공정 후, 웨이퍼는 IC를 복수 개의 개별 칩으로 분리하기 위해 다이싱된다. 칩은 그후 컴퓨터 시스템, 복사기, 프린터 및 팩시밀리를 포함하는 사무용 기기, 셀룰러 폰, 개인 휴대용 단말기기(PDA) 및 기타 전자 제품을 포함하는 소비자 제품에서의 사용을 위해 최종 제품으로 패키징된다.
기판(201)은 예를 들어 실리콘 웨이퍼이다. 기타 기판은 실리콘 온 인슐레이터(SOI), 실리콘 온 사파이어(SOS), 게르마늄, 갈륨 비소, 및 III-V 족 화합물도 유용하다. 일 실시예에서, 기판은 제 1 도전성을 갖는 도펀트로 저농도 도핑된다. 도시된 기판이 다른 디바이스층 및 디바이스 피처를 포함하지 않지만, 본 명세서에서 용어 "기판"은 하나 이상의 디바이스층 및 그 위에 디바이스 피처를 갖는 기판을 포함한다. 일 실시예에서, 기판은 B와 같은 p-형 도펀트(p-)로 저농도로 도핑된다. B의 농도는 약 1.5 x 1016 원자/cm3이다.
기판은 예를 들어, 그 안에 형성된 복수 개의 트렌치 커패시터(도시되지 않음)를 포함한다. 트렌치 커패시터는 예를 들어 도 1에 설명되어 있다. 일 실시예에서, 트렌치 커패시터는 n-채널 DRAM 셀을 위한 저장 커패시터로서의 역할을 한다. 매립된 n-웰은 커패시터의 n-형 매립 플레이트를 서로 연결하기 위해 제공된다. p-웰은 n-채널 DRAM 액세스 트랜지스터를 위해 제공된다. p-웰의 농도는 약 5 x 1017 - 8 x 1017 ㎝-3 이다. 또한, n-형 웰은 지원회로에 사용된 바와 같은, p-채널 트랜지스터를 위해 제공된다. 기타 확산 영역은 필요에 따라 기판에 제공될 수 있다.
공정 중 이 시점에서, 기판은 평탄면(210)을 포함한다. 희생 산화물층(도시되지 않음)이 기판 위에 형성된다. 희생 산화물층은 후속하여 형성된 트랜지스터의 게이트 임계 전압(Vt)을 조정하기 위해 이온을 주입하기 위한 스크린 산화물로서의 역할을 한다. Vt 조정 주입은 도펀트를 게이트의 채널 영역으로 선택적으로 주입시키기 위해 예를 들어, 종래의 리소그래픽 및 마스킹 기술을 사용한다. 이러한 기술은 스크린 산화물층 위에 포토레지스트층을 증착시키고, 이를 노광 소스 및 마스크로 선택적으로 노광시키는 것을 포함한다. 포지티브 또는 네거티브 레지스트가 사용되었는 지의 여부에 따라, 레지스트층의 노광된 부분 또는 노광되지 않은 부분이 기판 하부의 영역을 선택적으로 노광시키기 위해 성장 동안 제거된다. 상기 노광된 영역은 그후 소망하는 Vt를 달성하기 위해 이온으로 주입된다.
Vt 주입 후, 레지스트 및 스크린 산화물층은 예를들어 습식 에칭(wet etch)에 의해 제거된다. 그 후에 얇은 산화물층(220)은 기판 표면 상에 형성된다. 스크린 산화물층은 게이트 산화물로서의 역할을 한다. 일 실시예에서, 게이트 산화물은 열 산화에 의해 성장된다. 게이트 산화물의 두께는 약 6-10 nm 이다.
폴리실리콘층(230)은 게이트 산화물 위에 증착된다. 폴리실리콘층(230)은 예를 들어 화학 기상 증착(CVD)에 의해 증착된다. 택일적으로, 비결정질 실리콘층이 폴리 대신에 사용될 수 있다. 통상적으로, 폴리실리콘층은 자신의 저항을 감소시키기 위해 도펀트를 포함한다. 이러한 도펀트로는 예를 들어 인(P), 비소(As) 또는 붕소(B)가 있다. 폴리실리콘층은 그것의 형성 동안에 또는 형성 이후에 도핑될 수 있다. CVD 공정 동안 도펀트를 함께 사용하는 것은 인시투 도핑(insitu doping)으로 알려져 있다.
일 실시예에서, 폴리실리콘층은 P 도펀트로 도핑된다. 폴리는 인시투 도핑된다. P 도펀트의 농도는 약 1019 - 5x1021 원자/㎝3, 바람직하게는 1020 - 5x1021 원자/㎝3 , 더욱 바람직하게는 약 5x1020 원자/㎝3 이다. 폴리는 P 도펀트 소스로서 PH3 및 실리콘 프리커서(precursor)로서 SiH4 를 사용하여 약 100-180 토르의 압력과 약 600-650℃ 의 온도에서, CVD를 이용하여 증착된다. 도핑된 폴리의 두께는 약 10-200 nm, 바람직하게는 40-150nm, 더욱 바람직하게는 50-100 nm 이다. 물론, 실제 두께는 다양한 요인에 따라 변동할 수 있다. 예를들어, 최소두께는 작업 기능 목적을 위해 요구되며 이것은 설계 요건에 의존한다. 어떤 경우에는, 최소두께는 약 10 nm 만큼 낮을 수 있다.
도 2b를 참조하면, 금속 실리사이드층(240)은 폴리층(230) 위에 증착된다. 상기 금속 실리사이드는 텅스텐 실리사이드(WSix), 몰리브덴 실리사이드(MoSix), 탄탈륨 실리사이드(TaSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 또는 기타 금속 실리사이드를 포함한다. 일 실시예에 따라, 상기 금속 실리사이드는 p-형 또는 n-형인 도펀트를 포함한다. 이러한 도펀트로는 P, As 또는 B를 포함한다. 도펀트는 도핑된 폴리실리콘층(230)과, 적용가능될 때, 동일하다. 금속 실리사이드층의 통상적인 농도는 약 1019 - 5x1021 원자/㎝3 , 바람직하게는 약 1020 - 1021 원자/㎝3 , 더욱 바람직하게는 5x1020 원자/㎝3 이다. 금속 실리사이드를 인시투 도핑하는 것은 자신의 비결정질 상태에서 증착되는 경향을 잠재적으로 증대시킨다. 비결정질 상태에서 금속 실리사이드를 증착시키는 것은 막의 그레인 크기를 증대시켜서 막의 저항을 낮춘다.
인시투 도핑된 금속 실리사이드는 도핑되지 않은 금속 실리사이드 막을 증착시키기 위해 사용된 종래의 CVD 기술로 증착된다. 도펀트 소스는 증착된 막의 인시투 도핑을 제공하기 위해 CVD 공정에 포함된다.
일 실시예에서, 도핑된 금속 실리사이드층은 P 도핑된 WSix를 포함한다. 이 WSix는 인시투 도핑된다. P 도펀트의 농도는 약 1019 - 5x1021 원자/㎝3 , 바람직하게는 약 1020 - 1021 원자/㎝3 , 더욱 바람직하게는 5x1020 원자/㎝3 이다. 도핑된 금속 실리사이드의 두께는 약 50-200 nm 이고, 바람직하게는 약 80 nm이다. 물론, 실제 두께는 설계 및 변수에 따라 변동할 수 있다.
종래의 W, Si, 및 도펀트 프리커서가 도핑된 WSiX막을 형성하기 위해 사용된다. 종래의 Si 프리커서는 예를 들어 실란(SiH4), 디실란(Si2H6), 또는 디클로로실란(SiH2Cl2)을 포함하고; W 프리커서는 텅스텐 헥사플루오라이드(WF6), 텅스텐 헥사클로오라이드(WCl6), 또는 텅스텐 헥사카보닐(W[Co]6)을 포함한다. 포스파인(PH3 또는 POCl4)은 예를 들어 P 도펀트 소스를 제공하기 위해 사용된다. 일 실시예에서, P 도핑된 WSix 막을 형성하기 위해 PH3가 SiH4 및 WF6에 첨가된다. 프리커서는 캘리포니아 소재 산타 클라라에 위치된 어플라이드 머티어릴즈에 의해 제조된 센투라 CVD 반응기 같은 CVD 반응기에 도입된다. CVD 공정을 위한 통상적인 압력 및 온도는 각각 1-5 토르 및 450-600℃ 이다. 바람직하게는, 온도는 약 550℃ 이고 압력은 약 1.5 토르이다.
증착 동안 금속 실리사이드 막에의 도펀트의 추가는 금속-부화 인터페이스의 형성을 감소시킨다. 금속-부화 인터페이스를 감소시키는 매커니즘이 명확하지 않을 지라도, 도펀트는 금속 반응의 효율을 향상시키는 것으로 여겨진다. 예를 들어, WF6 반응의 효율은 증대된다. 도펀트가 증착 공정에서 함께 사용되기 때문에, WF6 반응의 효율은 증착 공정을 통해 증대된다. 그러므로, W는 WSix 막 전체를 통해 비교적 균등하게 분포되고, 금속-부화 인터페이스를 방지한다.
금속-부화 인터페이스 없이 고농도 도핑된층 위에 금속 실리사이드 막을 증착시킬 수 있음은 진성 캡 폴리층 없이 고농도 도핑된층 위에 금속 실리사이드 막을 증착할 수 있게 한다. 이는 낮은 종횡비를 갖는 게이트 스택을 형성할 때, 특히 작은 그라운드룰을 갖는 경우에, 특히 바람직하다. 나아가, 낮은 저항도 달성되며, 디바이스 성능을 증대시킨다.
또한, 도핑된 실리사이드층이 사용되기 때문에, 폴리실리콘층이 도핑되지 않을 수 있다. 도핑되지 않은 비결정질 실리콘은 폴리 대신에 사용될 수 있다. 도핑되지 않은 폴리 또는 비결정질 실리콘의 두께는 예를 들어 약 20-50 nm 일 수 있다.
후속 공정 동안 열적 노광은 금속 실리사이드 및 폴리층에서의 도펀트를 확산하게 한다. 선택적으로, 상기층에서의 도펀트를 확산시키기 위해 어닐링이 수행된다. 어닐링은 막 특성을 증대 또는 최적화하도록 설계된다. 어닐링은 대략 대기압 및 약 1000℃의 온도에서 수행된다. 어닐링 주위 대기는 산소(O2), 아르곤(Ar) 또는 질소(N2)를 포함한다. 폴리층이 실리사이드층의 도펀트 농도 보다 낮은 도펀트 농도를 포함하는 경우에, 어닐링은 폴리실리콘층에서의 도펀트 농도를 증대시킨다. 도펀트 소스로서의 역할을 하는 도핑된 실리사이드층을 제공함으로써, 폴리실리콘층은 금속-부화 인터페이스를 야기시키는 도펀트 농도 미만으로 형성될 수 있다. 따라서 게이트 스택의 폴리실리콘층은 금속-부화 인터페이스를 방지하기 위해 자신의 두께를 증대시키지 않고, 더 높은 도펀트 농도를 포함할 수 있다. 결과적으로, 낮은 면 저항을 갖춘 신뢰성있는 게이트 스택이 제공된다.
금속 실리사이드층 위에는 후속 공정을 위한 에칭 스톱층(250)이 형성된다. 에칭 스톱층(250)은 예를 들어 실리콘 질화물을 포함한다.
도 2c를 참조하면, 게이트 스택층은 게이트 컨덕터(280)를 형성하도록 패터닝된다. 게이트 컨덕터(280)의 패터닝은 종래의 리소그래픽 및 에칭 기술을 사용하여 달성된다. 이러한 기술은 레지스트층을 증착시키는 것과 이 레지스트층을 노광 소스 및 마스크로 선택적으로 노광시키는 것을 포함한다. 레지스트의 일부분은 게이트 스택의 일부분을 보호되지 않은 채로 남기기 위해 성장 후 제거된다. 게이트 스택의 보호되지 않은 부분은 예를 들어 반응성 이온 에칭(RIE)에 의해 제거된다.
스페이서(도시되지 않음)는 게이트 컨덕터의 측벽에 선택적으로 형성된다. 스페이서 형성 후, 도펀트는 트랜지스터의 게이트에 인접한 확산 영역을 형성하기 위해 주입된다. 스페이서는 확산영역의 언더랩(underlap) 확산을 한정하는데, 이는 오버랩(overlap) 커패시턴스를 감소시킨다.
질화물층(288)은 기판의 표면 위에 증착되는데, 이는 모바일 이온 장벽(mobile ion barrier) 및 경계없는 비트라인 접촉(borderless bitline contact)의 형성을 위한 에칭 스톱으로서의 역할을 한다. 유전체층(290)은 도전층(293)과 게이트 컨덕터 사이의 절연을 제공하기 위해 디바이스 구조 위에 형성된다. 유전체층은 또한 불순물, 습기 및 스크래치(scratch)로부터 디바이스 구조를 절연시키기 위한 보호층으로서의 역할을 한다. 유전체층은 예를 들어 포스포실리케이트 글래스(PSG) 또는 보로포스포실리케이트 글래스(BPSG)와 같은 인-도핑된 실리콘 이산화물을 포함한다.
콘택트(291)는 유전체층에 형성되어, 도전층과 하부에 놓인 도전 영역(285) 사이에 상호연결을 제공한다. 도전층은 예를 들어 DRAM 칩의 비트라인을 표현한다.
본 발명이 다양한 실시예를 참조하여 설명되고 도시되었을 지라도, 당업자는 본 발명의 범위로부터 벗어나지 않고 수정 및 변경이 이루어 질 수 있음을 인식할 것이다. 본 발명의 범위는 상기 일 실시예에 한정되지 않고, 본 발명의 등가물을 포함하여, 첨부된 특허청구범위에 의해 결정된다.
상기와 같은 본 발명의 구성에 의해, 게이트의 저항을 낮추고 시트저항을 감소시켜서 더욱 신뢰성 있는 게이트를 형성할 수 있다.

Claims (17)

  1. 폴리사이드 게이트를 구비한 트랜지스터를 포함하는 다이내믹 랜덤 액세스 메모리(DRAM)를 형성하는 방법으로서,
    기판 위에 산화물층을 형성하는 단계;
    상기 산화물층 위에 폴리실리콘(폴리)층을 형성하는 단계;
    상기 폴리실리콘층 위에 금속 실리사이드층을 증착하는 단계로서, 상기 금속 실리사이드층은 상기 폴리실리콘층과 상기 금속 실리사이드층 사이의 금속-부화 인터페이스를 감소시키기 위해 도펀트로 인시투 도핑되는 단계; 및
    상기 게이트를 형성하기 위해 상기 산화물층, 상기 폴리실리콘층 및 상기 금속 실리사이드층을 패터닝시키는 단계를 포함하는 다이내믹 랜덤 액세스 메모리 형성 방법.
  2. 폴리사이드 게이트를 구비한 트랜지스터로서,
    게이트 산화물층;
    폴리층; 및
    인시투 도핑된 금속 실리사이드층으로서, 상기 금속 실리사이드층의 도펀트는 상기 폴리층과 상기 금속 실리사이드층 사이의 금속-부화 인터페이스를 감소시키는 금속 실리사이드층을 포함하는 폴리사이드 게이트를 구비한 트랜지스터.
  3. 반도체 디바이스 제조 방법으로서,
    기판상에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층 위에 금속 실리사이드층을 증착시키는 단계로서, 상기 금속 실리사이드층은 상기 폴리실리콘층과 상기 금속 실리사이드층 사이의 금속-부화 인터페이스를 감소시키기 위해 도펀트로 인시투 도핑되는 단계를 포함하는 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 도펀트는 n-형 또는 p-형 도펀트를 포함하는 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 n-형 도펀트는 비소 또는 인을 포함하는 그룹으로부터 선택되고 상기 p-형 도펀트는 붕소를 포함하는 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 폴리실리콘층은 도펀트를 포함하는 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 폴리실리콘층의 도펀트는 상기 금속 실리사이드층의 도펀트와 동일한 도펀트 유형인 반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 폴리실리콘층 및 상기 금속 실리사이드층은 n-형 도펀트를 포함하는 반도체 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 n-형 도펀트는 인을 포함하는 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속 실리사이드층의 도펀트의 농도는 약 1019 내지 약 5x1021 원자/㎝3 인 반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 폴리실리콘층의 도펀트의 농도는 약 1019 내지 약 5x1021 원자/㎝3 인 반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 금속 실리사이드층은 텅스텐, 몰리브덴, 탄탈륨, 티타늄 및 코발트를 포함하는 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속 실리사이드층은 텅스텐을 포함하는 반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 금속 실리사이드층은 화학 기상 증착(CVD)에 의해 증착되는 반도체 디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 CVD를 위해, 실리콘 프리커서(precursor), 텅스텐 프리커서 및 도펀트 프리커서가 사용되는 반도체 디바이스 제조 방법.
  16. 제 15 항에 있어서,
    상기 실리콘 프리커서는 SiH4, Si2H6 또는 SiH2Cl2 를 포함하는 그룹으로부터 선택되고, 상기 텅스텐 프리커서는 WF6 , WCl6 또는 W[Co]6 를 포함하는 그룹으로부터 선택되며, 인 프리커서는 PH3 또는 POCl4 를 포함하는 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  17. 제 16 항에 있어서,
    상기 금속 실리사이드층은 약 450 내지 약 600 ℃의 온도 및 약 1 내지 약 5 토르의 압력에서 증착되는 반도체 디바이스 제조 방법.
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