JPS61251170A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS61251170A JPS61251170A JP9251785A JP9251785A JPS61251170A JP S61251170 A JPS61251170 A JP S61251170A JP 9251785 A JP9251785 A JP 9251785A JP 9251785 A JP9251785 A JP 9251785A JP S61251170 A JPS61251170 A JP S61251170A
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＩＳ型半導体装置のポリサイドゲート電極の製造にお
ける多結晶シリコン層への不純物導入において、 多結晶シリコン層上の金属シリサイド層に不純物を導入
しておき、この不純物を多結晶シリコン層に拡散させる
ことにより、 ゲート絶縁耐圧が劣化するのを抑え且つ多結晶シリコン
層と金属シリサイド層の間の導電性を確実にするもので
ある。
ける多結晶シリコン層への不純物導入において、 多結晶シリコン層上の金属シリサイド層に不純物を導入
しておき、この不純物を多結晶シリコン層に拡散させる
ことにより、 ゲート絶縁耐圧が劣化するのを抑え且つ多結晶シリコン
層と金属シリサイド層の間の導電性を確実にするもので
ある。
本発明は、ＭＩＳ型半導体装置の製造方法に係り、特に
、ポリサイドゲート電極の多結晶シリコン層への不純物
導入の方法に関す。
、ポリサイドゲート電極の多結晶シリコン層への不純物
導入の方法に関す。
通常のＭＩＳ型半導体装置の製造工程においては、ゲー
ト電極が形成された後に、ソース・ドレイン領域の活性
化、絶縁膜の気相成長など多くの高温処理工程が存在す
る。
ト電極が形成された後に、ソース・ドレイン領域の活性
化、絶縁膜の気相成長など多くの高温処理工程が存在す
る。
従ってゲート電極の材料には、上記高温処理に耐えられ
る導電体として多結晶シリコンが多用されているが、多
結晶シリコンには、不純物を可能な限りドープした状態
でも、金属に比べると比抵抗が極めて高い難点がある。
る導電体として多結晶シリコンが多用されているが、多
結晶シリコンには、不純物を可能な限りドープした状態
でも、金属に比べると比抵抗が極めて高い難点がある。
即ち、ゲート電極が複数のトランジスタに共通して長く
形成される場合の多いＭＩＳ型半導体集積回路（ＭＩＳ
−ＩＣ）などにおいては、高集積化により微細化したゲ
ート電極を多結晶シリコンで形成した際、その直列抵抗
が非常に高くなって動作速度が遅くなる。
形成される場合の多いＭＩＳ型半導体集積回路（ＭＩＳ
−ＩＣ）などにおいては、高集積化により微細化したゲ
ート電極を多結晶シリコンで形成した際、その直列抵抗
が非常に高くなって動作速度が遅くなる。
そこで、耐熱性を備え化学的に安定で且つ低比抵抗を有
するゲート電極材料として、金属シリサイド（金属珪化
物）特にタングステンシリサイド、モリブデンシリサイ
ド、チタンシリサイドなどの高融点金属シリサイドが取
り上げられた。
するゲート電極材料として、金属シリサイド（金属珪化
物）特にタングステンシリサイド、モリブデンシリサイ
ド、チタンシリサイドなどの高融点金属シリサイドが取
り上げられた。
これらの金属シリサイドは、比抵抗が金属に近く動作速
度向上のために有効な材料であるが、ゲート絶縁膜に接
して載設した場合、堆積形成した金属シリサイド層を結
晶化して抵抗を下げるための熱処理に際し、金属がゲー
ト絶縁膜中に拡散してゲート耐圧を劣化させる問題があ
る。
度向上のために有効な材料であるが、ゲート絶縁膜に接
して載設した場合、堆積形成した金属シリサイド層を結
晶化して抵抗を下げるための熱処理に際し、金属がゲー
ト絶縁膜中に拡散してゲート耐圧を劣化させる問題があ
る。
そこで、上記拡散を阻止するようゲート絶縁膜と金属シ
リサイド層との間に多結晶シリコン層を介在せしめ二層
構造のゲート電極としたのが、所謂ポリサイドゲート電
極である。
リサイド層との間に多結晶シリコン層を介在せしめ二層
構造のゲート電極としたのが、所謂ポリサイドゲート電
極である。
この場合、介在せしめる多結晶シリコン層は、上記阻止
作用に優れ、且つ他の不都合を溜さないことが重要であ
る。
作用に優れ、且つ他の不都合を溜さないことが重要であ
る。
第２図（ａｌ〜（ｅ）は従来の方法によるポリサイドゲ
ート電極形成工程を示す工程順側断面図である。
ート電極形成工程を示す工程順側断面図である。
同図において、先ず〔図（ａ）参照〕、シリコン半導体
基板１表面に例えば熱酸化法により二酸化シリコンのゲ
ート酸化１９４２を形成し、その上に化学気相成長（Ｃ
ＶＤ）法により多結晶シリコン層３を堆積する。
基板１表面に例えば熱酸化法により二酸化シリコンのゲ
ート酸化１９４２を形成し、その上に化学気相成長（Ｃ
ＶＤ）法により多結晶シリコン層３を堆積する。
次いで〔図（ｂ）参照〕、多結晶シリコン層３の抵抗を
下げるため、高温ガス拡散により例えばｎ型不純物であ
る燐（Ｐ）を導入し、多結晶シリコン層３を導電性多結
晶シリコン層３ａにする。なお図示の６については後述
する。
下げるため、高温ガス拡散により例えばｎ型不純物であ
る燐（Ｐ）を導入し、多結晶シリコン層３を導電性多結
晶シリコン層３ａにする。なお図示の６については後述
する。
次いで〔図（Ｃ）参照〕、例えばＣＶＤ法により、多結
晶シリコン層３ａ上に例えばタングステンシリサイドな
どの金属シリサイド層４を堆積する。
晶シリコン層３ａ上に例えばタングステンシリサイドな
どの金属シリサイド層４を堆積する。
次いで〔図（ｄ）参照〕、金属シリサイド層４の抵抗を
下げるため例えば１０００℃２０分程度の熱処理を行い
、金属シリサイド層４を結晶化した金属シリサイド層４
ａにする。
下げるため例えば１０００℃２０分程度の熱処理を行い
、金属シリサイド層４を結晶化した金属シリサイド層４
ａにする。
次いで〔図（８１参照〕、金属シリサイド層４ａｓ多結
晶シリコン層３ａおよびゲート酸化膜２をバターニング
してポリサイドゲート電極５の形成を完了する。そして
その後、ソース７、ドレイン８の形成がなされる。
晶シリコン層３ａおよびゲート酸化膜２をバターニング
してポリサイドゲート電極５の形成を完了する。そして
その後、ソース７、ドレイン８の形成がなされる。
ポリサイドゲート電極形成の上記方法において、多結晶
シリコン層３に不純物を導入する高温ガス拡散の際に、
１０００℃程度に加熱されるので、多結晶シリコン層３
ａの結晶粒は多結晶シリコン層３より粗大になる。
シリコン層３に不純物を導入する高温ガス拡散の際に、
１０００℃程度に加熱されるので、多結晶シリコン層３
ａの結晶粒は多結晶シリコン層３より粗大になる。
このため多結晶シリコン層３ａは、金属シリサイド層４
を結晶化するための熱処理の際に拡散する金属Ｍや金属
シリサイド層４の堆積時に入り込む弗素（Ｆ）を多結晶
シリコン層３より通し易くなって（図（ｄ１図示）、所
望の拡散阻止作用が低下し、金属Ｍなどはゲート絶縁Ｉ
ｌ＊２に到達してゲート耐圧が劣化する問題がある。
を結晶化するための熱処理の際に拡散する金属Ｍや金属
シリサイド層４の堆積時に入り込む弗素（Ｆ）を多結晶
シリコン層３より通し易くなって（図（ｄ１図示）、所
望の拡散阻止作用が低下し、金属Ｍなどはゲート絶縁Ｉ
ｌ＊２に到達してゲート耐圧が劣化する問題がある。
また一般に、不純物を多く導入した多結晶シリコン層は
その表面に二酸化シリコンが自然生成され易い。
その表面に二酸化シリコンが自然生成され易い。
このことから、不純物を導入して多結晶シリコン層３を
導電性多結晶シリコン層３ａにした後のその表面には、
薄く （例えば５０人程度）ではあるが二酸化シリコン
層６が形成される。
導電性多結晶シリコン層３ａにした後のその表面には、
薄く （例えば５０人程度）ではあるが二酸化シリコン
層６が形成される。
この二酸化シリコン層６は、多結晶シリコン層３ａと金
属シリサイド層４ａとの間の導電性を劣化させるように
作用し、形成されたポリサイドゲート電極は所期の特性
を発揮し得なくなる問題もある。
属シリサイド層４ａとの間の導電性を劣化させるように
作用し、形成されたポリサイドゲート電極は所期の特性
を発揮し得なくなる問題もある。
第１図（ａｌ〜（ｄ）は本発明の方法によるポリサイド
ゲート電極形成工程の実施例を示す工程順側断面図であ
る。
ゲート電極形成工程の実施例を示す工程順側断面図であ
る。
上記問題点は、第１図に示す如く、半導体基板１表面に
あるゲート絶縁膜２上に、不純物導入のない多結晶シリ
コン層３および不純物導入のある金属シリサイドｒｒＩ
４ｂをゲート電極として順次積層する工程と、しかる後
、金属シリサイド層４ｂに含まれる不純物を多結晶シリ
コン層３に拡散して、多結晶シリコン層３を導電性多結
晶シリコン層３ａにする工程とを含んでポリサイドゲー
ト電極を形成する本発明の製造方法によって解決される
。
あるゲート絶縁膜２上に、不純物導入のない多結晶シリ
コン層３および不純物導入のある金属シリサイドｒｒＩ
４ｂをゲート電極として順次積層する工程と、しかる後
、金属シリサイド層４ｂに含まれる不純物を多結晶シリ
コン層３に拡散して、多結晶シリコン層３を導電性多結
晶シリコン層３ａにする工程とを含んでポリサイドゲー
ト電極を形成する本発明の製造方法によって解決される
。
上記製造方法によれば、多結晶シリコン層３の抵抗を下
げるための不純物は金属シリサイド層４ｂから導入され
るので、多結晶シリコンｒｆｉ３に不純物を導入するた
め従来行っていた高温ガス拡散が不要になる。
げるための不純物は金属シリサイド層４ｂから導入され
るので、多結晶シリコンｒｆｉ３に不純物を導入するた
め従来行っていた高温ガス拡散が不要になる。
このことにより、上記高温ガス拡散に伴う多結晶シリコ
ン層３ａの結晶粒の粗大化と表面の二酸化シリコン層（
第２図（ｂ１図示６）の発生を防ぐことが出来る。
ン層３ａの結晶粒の粗大化と表面の二酸化シリコン層（
第２図（ｂ１図示６）の発生を防ぐことが出来る。
従って、金属シリサイド層４ｂを結晶化する熱処理の際
に拡散する金属Ｍなどは、多結晶シリコン層りａ内に留
まりゲート絶縁膜に到達するのを阻止される。
に拡散する金属Ｍなどは、多結晶シリコン層りａ内に留
まりゲート絶縁膜に到達するのを阻止される。
かくしてゲート耐圧が劣化するのを抑えて、多結晶シリ
コン層と金属シリサイド層との間の導電性に問題のない
ポリサイドゲート電極を形成することが出来る。
コン層と金属シリサイド層との間の導電性に問題のない
ポリサイドゲート電極を形成することが出来る。
以下に第１図（ａ）〜（ｄ）を用いて本発明の方法によ
るポリサイドゲート電極形成の実施例について説明する
。
るポリサイドゲート電極形成の実施例について説明する
。
同図において、先ず〔図（ａｌ参照〕、従来例と同様に
して、シリコン半導体基板１表面にゲート酸化ｌ１Ｉ２
を形成し、その上に多結晶シリコン層３を堆積する。
して、シリコン半導体基板１表面にゲート酸化ｌ１Ｉ２
を形成し、その上に多結晶シリコン層３を堆積する。
次いで〔図中）参照〕、例えば、六弗化タングステン（
ＷＦｓ）＋モノシラン（ＳｉＨａ）＋ホスフィン（ＰＨ
３）を反応ガスにしたＣＶＤ法により、多結晶シリコン
屓３上にタングステンシリサイドの金属シリサイドＪ’
１ｆ４ｂを堆積する。
ＷＦｓ）＋モノシラン（ＳｉＨａ）＋ホスフィン（ＰＨ
３）を反応ガスにしたＣＶＤ法により、多結晶シリコン
屓３上にタングステンシリサイドの金属シリサイドＪ’
１ｆ４ｂを堆積する。
この金属シリサイド層４ｂには、反応ガスにホスフィン
が含まれているので、シリコンに対してｎ型の不純物と
なる燐が導入されている。この不純物の導入には、燐を
導入するホスフィンの代わりに、ｎ型不純物である砒素
（Ａｓ）を導入するアルシン（＾５Ｈ３）、或いはｐ型
不純物である硼素（Ｂ）を導入するジボラン（Ｂ２ Ｈ
，）を用いても良い。
が含まれているので、シリコンに対してｎ型の不純物と
なる燐が導入されている。この不純物の導入には、燐を
導入するホスフィンの代わりに、ｎ型不純物である砒素
（Ａｓ）を導入するアルシン（＾５Ｈ３）、或いはｐ型
不純物である硼素（Ｂ）を導入するジボラン（Ｂ２ Ｈ
，）を用いても良い。
なおこの際の不純物導入は、従来例の金属シリサイド層
４を堆積した後、イオン注入またはガス拡散によって行
っても良い。
４を堆積した後、イオン注入またはガス拡散によって行
っても良い。
また金属シリサイド層４ｂの材料は、上記不純物を導入
したモリブデンシリサイドやチタンシリサイドなどであ
っても良い。
したモリブデンシリサイドやチタンシリサイドなどであ
っても良い。
次いで〔図（Ｃ１参照〕金属シリサイド層４ｂに含まれ
る上記不純物を多結晶シリコン層３に拡散導入すると共
に金属シリサイドＪＷ４ｂの抵抗を下げるため例えば１
０００℃２０分程度の熱処理を行う。多結晶シリコン層
３は導電性多結晶シリコンＨ３ａになり、金属シリサイ
ド層４ｂは結晶化した金属シリサイド層４ｃになる。
る上記不純物を多結晶シリコン層３に拡散導入すると共
に金属シリサイドＪＷ４ｂの抵抗を下げるため例えば１
０００℃２０分程度の熱処理を行う。多結晶シリコン層
３は導電性多結晶シリコンＨ３ａになり、金属シリサイ
ド層４ｂは結晶化した金属シリサイド層４ｃになる。
この熱処理の際に金属シリサイド層４ｂの金属Ｍなども
拡散するが、多結晶シリコン層３は、第１図（ｄ）図示
の多結晶シリコン層３ａの場合と異なり、先に述べたよ
うに金属Ｍなどがゲート絶縁ｌｌ！Ｊｉ２に達するのを
阻止する。このことから、ゲート耐圧が劣化するのが抑
えられる。
拡散するが、多結晶シリコン層３は、第１図（ｄ）図示
の多結晶シリコン層３ａの場合と異なり、先に述べたよ
うに金属Ｍなどがゲート絶縁ｌｌ！Ｊｉ２に達するのを
阻止する。このことから、ゲート耐圧が劣化するのが抑
えられる。
また多結晶シリコン層３に対する不純物の導入に際して
、多結晶シリコン層３の表面が露出していないので第２
図（ｂｌの６に示すような二酸化シリコン層の発生がな
く、多結晶シリコン屓３ａと金属シリサイド層４ｃとの
間には良好な接触性が確保される。
、多結晶シリコン層３の表面が露出していないので第２
図（ｂｌの６に示すような二酸化シリコン層の発生がな
く、多結晶シリコン屓３ａと金属シリサイド層４ｃとの
間には良好な接触性が確保される。
次いで〔図（ｄ＋参照〕、従来例と同様に、金属シリサ
イド屓４ａ、多結晶シリコン層３８およびゲート酸化膜
２をパターニングしてポリサイドゲート電極５の形成を
完了する。またその後、ソース７、ドレイン８の形成が
なされる。
イド屓４ａ、多結晶シリコン層３８およびゲート酸化膜
２をパターニングしてポリサイドゲート電極５の形成を
完了する。またその後、ソース７、ドレイン８の形成が
なされる。
以上説明したように、本発明の構成によれば、Ｍｉｓ型
半導体装置のポリサイドゲート電極の製造において、ゲ
ート絶縁耐圧が劣化するのを抑え且つ多結晶シリコン層
と金属シリサイド層の間の導電性を確実にさせる効果が
ある。
半導体装置のポリサイドゲート電極の製造において、ゲ
ート絶縁耐圧が劣化するのを抑え且つ多結晶シリコン層
と金属シリサイド層の間の導電性を確実にさせる効果が
ある。
第１図（ａｌ〜（ｄ）は本発明の方法によるポリサイド
ゲート電極形成工程の実施例を示す工程順側断面図、 第２図（ａｌ〜（８１は従来の方法によるポリサイドゲ
ート電極形成工程を示す工程順側断面図、である。 図において、 ■は半導体基板、 ２はゲート絶縁欣、 ３は多結晶シリコン層、 ３ａは導電性多結晶シリコン層、 ４は金属シリサイド層、 ４ｂは不純物導入のある金属シリサイド層、４ａ、４ｖ
は結晶化した金属シリサイド層、５はポリサイドゲート
電極、 ６は二酸化シリコン層、 ７はソース、 ８はドレイン、 Ｍは拡散金属、である。 革Ｉ馨 ｍ未夜・１（ア）工：ｊテ（１：）ｖ１１！イ蔦１す飾
［草２ 廚
ゲート電極形成工程の実施例を示す工程順側断面図、 第２図（ａｌ〜（８１は従来の方法によるポリサイドゲ
ート電極形成工程を示す工程順側断面図、である。 図において、 ■は半導体基板、 ２はゲート絶縁欣、 ３は多結晶シリコン層、 ３ａは導電性多結晶シリコン層、 ４は金属シリサイド層、 ４ｂは不純物導入のある金属シリサイド層、４ａ、４ｖ
は結晶化した金属シリサイド層、５はポリサイドゲート
電極、 ６は二酸化シリコン層、 ７はソース、 ８はドレイン、 Ｍは拡散金属、である。 革Ｉ馨 ｍ未夜・１（ア）工：ｊテ（１：）ｖ１１！イ蔦１す飾
［草２ 廚
Claims (1)
- 半導体基板（１）表面にあるゲート絶縁膜（２）上に
、不純物導入のない多結晶シリコン層（３）および不純
物導入のある金属シリサイド層（４ｂ）をゲート電極と
して順次積層する工程と、しかる後、該金属シリサイド
層（４ｂ）に含まれる不純物を該多結晶シリコン層（３
）に拡散する工程とを含んでなることを特徴とするＭＩ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251785A JPS61251170A (ja) | 1985-04-30 | 1985-04-30 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251785A JPS61251170A (ja) | 1985-04-30 | 1985-04-30 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251170A true JPS61251170A (ja) | 1986-11-08 |
Family
ID=14056514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9251785A Pending JPS61251170A (ja) | 1985-04-30 | 1985-04-30 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08264660A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体装置の製造方法 |
| EP0932186A2 (en) * | 1998-01-21 | 1999-07-28 | Siemens Aktiengesellschaft | Improved polycide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832469A (ja) * | 1981-08-20 | 1983-02-25 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JPS60775A (ja) * | 1983-06-16 | 1985-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-04-30 JP JP9251785A patent/JPS61251170A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832469A (ja) * | 1981-08-20 | 1983-02-25 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Cited By (4)
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| EP0932186A2 (en) * | 1998-01-21 | 1999-07-28 | Siemens Aktiengesellschaft | Improved polycide |
| EP0932186A3 (en) * | 1998-01-21 | 1999-08-18 | Siemens Aktiengesellschaft | Improved polycide |
| KR100571356B1 (ko) * | 1998-01-21 | 2006-04-17 | 지멘스 악티엔게젤샤프트 | 폴리실리콘-실리사이드 게이트를 갖춘 트랜지스터 및 그 제조 방법 |
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