JPH01243471A - Ｍｉｓ型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以Ｆの順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ０従来技術［第２図、第３図］ ０１発明か解決しようとする問題点［第４図］Ｅ０問題
点を解決するための手段 Ｆ０作用 Ｇ、実施例［第１図］ Ｈ、発明の効果 （Ａ、産業上の利用分野） 本発明はＭＩＳ型トランジスタの製造方法、特に半導体
層上に高融点金属シリコン化合物膜を積層した構造のゲ
ート電極を有するＭＩＳ型トランジスタの製造方法に関
する。

（Ｂ、発明の概要） 本発明は、上記のＭＩＳ型トランジスタの製造方法にお
いて、 ケート電極形成後ステップカバレージの良いシリコン酸
化膜を高温で形成する際にゲート電極を構成する高融点
金属シリコン化合物膜が周辺へ食み出すこと及びゲート
電極のリークが生じることを防止するため、 ゲート電極形成後ステップカバレージの良いシリコン酸
化膜を高温で形成する前に低温でシリコン酸化膜を形成
してゲート電極をこのシリコン酸化膜で覆っておくよう
にするものである。

（Ｃ，従来技術）［第２図、第３図］ ＭＩＳ型半導体装置として高融点金属をゲート電極の一
部として用いたものが種々開発されている。高融点金属
のゲート電極への通用は月刊Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ　Ｗｏｒｌｄ　１９　Ｂ　７年１２月号１３５〜１３
８頁ｒＶＬＳ　Ｉへの高融点金属・シリサイドの適用」
、同じく１３９〜１４７頁［シリサイド形成プロセス□
スパッタリングとＣＶＤの比較を中心に□」記載されて
いるようにゲートの低抵抗化のためである。

また、ＭＩＳ型半導体装置はソース及びドレインの電極
の取り出しをセルファラインコンタクト法により形成さ
れる場合が多くなっている。

第２図（Ａ）乃至（Ｃ）はゲート電極を多結晶シリコン
のうえにタングステンシリサイド膜を積層した構造にし
てゲートの低抵抗化を図ると共にソース及びドレインの
電極取り出しをセルファラインコンタクト法により行う
ＭＩＳ型トランジスタの製造方法の従来例の−を工程順
に示すものである。これを説明すると次のとおりである
。

先ず、シリコン半導体基板ａを選択的に酸化してフィー
ルド絶縁膜すを形成し、次に半導体素子形成領域表面部
を酸化してゲート絶縁膜Ｃを形成し、次に多結晶シリコ
ン１１５ｉｄ、タングステンシリサイド膜ｅ及びシリコ
ン酸化膜ｆを順次堆積し、その後、上記多結晶シリコン
膜ｄ、タングステンシリサイド膜ｅ及びシリコン酸化膜
ｆをフォトレジスト膜ｇをマスクとしてエツチングする
。第２図（Ａ）はこのエツチング後の状態を示す。

ところて、上記多結晶シリコン膜ｄ及びタングステンシ
リサイド膜ｅはゲート電極を成すものである。そして、
タングステンシリサイド＠ｅは減圧ＣＶＤにより形成さ
れる。また、タングステンシリサイド膜ｅ上のシリコン
酸化膜ｆはゲート電極の側面に充分な厚さのサイドウオ
ールを形成するために必要な厚さを稼ぐために形成され
たものである。即ち、サイドウオールの厚さはゲート電
極の厚さにより規定され、ゲート電極が薄いとサイドウ
オールを厚くすることかできない。そこで、ゲート電極
上にゲート絶縁膜を形成してサイドウオールを形成する
にあたっての実効的なゲート電極の厚さを厚くするので
ある。

次に、半導体基板ａの表面部に不純物をドープしてソー
ス、ドレインを成す不純物拡散領域ｉ、ｉを形成し、次
いで、シリコン酸化膜からなるサイドウオールｈをゲー
ト電８ｉｄ、ｅの側面に形成する。第２図（Ｂ）はサイ
ドウオールｈ形成後の状態を示す。

このサイドウオールｈの形成はシリコン酸化膜の形成及
び異方性エツチングにより行う。これにより、ゲート電
極ｄ、ｅの側面をサイドウオールｈで完全に覆うと共に
上記不純物拡散領域ｉ、ｉ上にコンタクトホールをセル
フアライメントで形成することができる。

尚、サイドウオールｈを形成するために行うシリコン酸
化膜の堆積は、高温（５００℃以上）で、減圧ＣＶＤ法
によりテトラエトキシシランＳ　ｔ　（Ｃ２Ｈ４０Ｈ）
　ａをソースとして行われる。普通の３５０〜４５０℃
、常圧でシリコン酸化膜を気相成長するとステップカバ
レージが悪くなるからである。

その後、第２図（Ｃ）に示すように多結晶シリコンから
なる配線膜ｊ、ｊを形成する。

尚、第２図（Ｂ）に示す状態にした後同図（Ｃ）に示す
ように配線膜ｊ、ｊを形成する前にもう一層シリコン酸
化膜を層間絶縁膜として形成し、その後ソース、ドレイ
ンの電極取り出し用のコンタクトホールを形成し、しか
る後配線膜ｊ、ｊを形成して第３図に示すようにする製
造方法もある。同図のｋは、サイドウオールｈの形成後
配線膜ｊ、ｊの形成前に形成されたシリコン酸化膜であ
る。

（Ｄ、発明が解決しようとする問題点）［第４図］ ところで、上述した従来のＭＩＳ型トランジスタの製造
方法によれば、サイドウオールｈの形成により第４図に
示すようにタングステンシリサイド膜ｅの側部が外側へ
食み出したり、更には多結晶シリコン膜ｄから剥れたり
することがあった。

これは耐圧の劣化、イΔ頼性の低下を招き好ましくない
。この原因について本願発明者等が追究したところ、品
質化したタングステンシリサイド膜を剥き出しのままで
酸化、アニール等の熱処理を行うとグレイン成長による
局部的なストレスでグレインが突出し、その結果タング
ステンシリサイド膜が見かけ上膨張するため（ダレイン
間の空隙は当然大きくなる）下地の多結晶シリコン膜か
ら剥れてしまうことが判明した。

また、第２図に示す製造方法によれば、サイドウオール
ｈ形成後直ちに、多結晶シリコンからなる配線膜ｊ、ｊ
を形成するのでゲートエッヂ補償の酸化ができない。と
いうのは、酸化をすると多結晶シリコンからなる配線膜
ｊ、ｊも酸化されてしまうからである。そして、ゲート
エッヂ補償の酸化が、できないと、耐圧不良が多く発生
し、信頼性が悪くなるという問題が生じることになる。

尚、第３図に示す製造方法によればサイドウオール形成
後多結晶シリコンからなる配線膜ｊ、ｊの形成前にシリ
コン酸化膜ｋを形成するのでゲートエッヂ補償酸化は全
く出来ないというわけではない。しかし、サイドウオー
ルｈが厚いとその補償酸化は難しくなる。また、タング
ステンシリサイド膜ｅの食み出し、剥れが生じるという
問題は第３図に示す製造方法による場合でも当然に存在
している。

本発明はこのような問題点を解決すべく為されたもので
あり、半導体層上に高融点金属シリコン化合物膜を積層
した構造のゲート電極を有するＭＩＳ型トランジスタの
製造方法において、ゲート電極形成後ステップカバレー
ジの良いシリコン酸化膜を高温で形成する際にゲート電
極を構成する高融点金属シリコン化合物膜が周辺へ食み
出すこと及びゲート電極のリークが生じることを防止す
ることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明ＭＩＳ型トランジスタの製造方法は上記問題点を
解決するため、ゲート電極形成後ステップカバレージの
良いシリコン酸化膜を高温で形成する前に低温でシリコ
ン酸化膜を形成してゲート電極をこのシリコン酸化膜で
覆っておくようにすることを特徴とする。

（Ｆ、作用） 本発明ＭＩＳ型トランジスタの製造方法によれば、サイ
ドウオール形成のためのシリコン酸化膜を形成する前に
、その形成をする温度よりも低い温度でシリコン酸化膜
を形成してこのシリコン酸化膜でゲート電極を覆ってお
くので、サイドウオール形成のためのシリコン酸化膜を
高温で形成しても高融点金属シリコン化合物膜の食み出
し、剥れをその覆ったシリコン酸化膜で阻むことができ
る。

（Ｇ、実施例）　［第１図］ 以下、本発明Ｍｉｓ型トランジスタの製造方法を図示実
施例に従って詳細に説明する。

第１図（Ａ）乃至（Ｅ）は本発明Ｍｉｓ型トランジスタ
の製造方法の一つの実施例を工程順に示す断面図である
。

（Ａ）半導体基板１の表面部の選択酸化によりフィール
ド絶縁膜２を形成し、次に半導体素子形成領域表面部に
熱酸化によりゲート絶！ｊ膜３を形成し、次に、ゲート
電極を構成するところの多結晶シリコン＠４を形成し、
次に同じくゲート電極を構成するところのタングステン
シリサイド膜５を減圧ＣＶＤにより形成する。このタン
グステンシリサイド膜５はアモルファス（非晶質）な状
態に形成される。次に、シリコン酸化膜（第１のシリコ
ン酸化膜）６を形成する。この第１のシリコン酸化膜６
は後で形成するサイドウオールを必要な厚さにするため
にゲート電極の実効的厚さ（サイドウオールの形成とい
うことに関しての実効的な厚さ）を増すために形成され
る。

次に、フォトレジスト膜７をマスクとしてゲート電極６
、タングステンシリサイド膜５及び多結晶シリコン膜４
をエツチングすることによりゲート電極を形成する。第
１図（Ａ）はこのエツチングの終了後の状態を示す。そ
の後、不純物をドープしてソース８、ドレイン９を形成
する。

（Ｂ）次に、タングステンシリサイド膜５が晶質化しな
いような低い温度例えば３５０〜４５０℃でＣＶＤによ
りシリコン酸化膜（第２のシリコン酸化膜）１０を形成
する。この第２のシリコン酸化膜１０の厚さは１０００
人程度である。この低温ＣＶＤによるシリコン酸化Ｍ１
０は、高温でサイドウオール形成用のシリコン酸化膜を
形成する際に非晶質のタングステンシリサイド膜５が剥
き出しの状態になっているとタングステンシリサイド膜
５かグレイン成長して前述の食み出し、剥れをもたらす
ので、タングステンシリサイド膜５を覆って食み出し、
別れを防止するために形成されるものである。このシリ
コン酸化膜ｌＯは低温ＣＶＤにより形成されるのでステ
ップカバレージが悪いけれども、サイドウオールの形成
のためのシリコン酸化膜が後で別途形成されるので、問
題とはならない。第１図（Ｂ）は第２のシリコン酸化膜
１０形成後の状態を示す。この第２のシソコン酸化膜１
０の形成後ゲートエッヂ補償のための酸化を行う。これ
によりゲートリークの低減を図ることができる。

（Ｃ）次に、高温（５００℃以上例えば６００〜８００
℃）減圧ＣＶＤ法によりテトラエトキシシランＳ　ｉ　
（Ｃ２Ｈ４０Ｈ）　４をソースとして第１図（Ｃ）に示
すようにサイドウオール形成用シリコン酸化膜（第３の
シリコン酸化膜）１１を形成する。このシリコン酸化膜
１１はサイドウオールを形成するためのものであるから
サイドウオールを形成するに必要な充分な厚さ例えば１
０００〜４０００人に形成する。このシリコン酸化膜１
１はサイドウオールとなり得るようにステップカバレー
ジが良くなければならず、そのためタングステンシリサ
イド膜５が品質化するような高い温度で形成されるが、
シリコン酸化膜１１の形成時においてはタングステンシ
リサイド膜５は第２のシリコン酸化膜１０で覆われてい
るので、この第３のシリコン酸化＠１１の形成時にタン
グステンシリサイド膜５がその下地である多結晶シリコ
ン４から剥れたり、食み出したりする虞れはない。

（Ｄ）その後、第３のシリコン酸化膜１１を、ゲート電
極のサイドウオールとしてゲート電極側面に残存するよ
うに異方性エツチング（エツチング）する。第１図（Ｄ
）はこのエツチングの終了後の状態を示す。この異方性
エツチングによりソース８及びドレイン９の表面が露出
し、コンタクトが可能な状態になる。

その後、同図（Ｅ）に示すように多結晶シリコンからな
る配線膜１２．１３を形成する。

このようなＭＩＳ型トランジスタの製造方法によれば、
若しタングステンシリサイド膜が剥き出しの状態のとき
に行うとグレイン成長によりタングステンシリサイド膜
の剥れ、食み出しが生じるような高い温度でのサイドウ
オール形成用シリコン酸化膜の形成を、低い温度でのＣ
ＶＤにより形成したシリコン酸化膜１０によりタングス
テンシリサイド膜５を覆った状態で行うので、タングス
テンシリサイド＠５の多結晶シリコン膜４からの剥れ及
び組み出しが生じる虞わがない。また、シリコン酸化膜
ｌＯの形成後シリコン酸化膜１１形成前の段階で酸化す
ることによりゲートエツジ補償をしてゲートリークをな
くすことができる。

尚、上記実施例においては、ゲート電極の形成後直ちに
ソース８、ドレイン９を形成するが、多結晶シリコンか
らなる配線膜１２．１３の形成後、該配線膜１２．１３
越しに不純物を拡散することによりソース８、ドレイン
９を形成するようにしても良い。

（Ｈ，発明の効果） 以−トに述べたように、本発明ＭＩＳ型トランジスタの
製造方法は、半導体層上に高融点金属シリコン化合物膜
を積層した構造のゲート電極を有するＭＩＳ型トランジ
スタの製造方法において、半導体基板上にゲート絶縁膜
、前記半導体層、前記高融点金属シリコン化合物膜及び
第１のシリコン酸化膜を順次形成した後、該第１のシリ
コン酸化膜、ｍｌ記高融点金属シリコン化合物膜及び前
記半導体層を選択的に除去して前記ゲート電極を形成す
る工程と、該ゲート電極を覆って第２のシリコン酸化膜
を形成する工程と、該第２のシリコン酸化膜上にテトラ
エトキシシランを用いて該第２のシリコン酸化膜形成時
よりも高温で第３のシリコン酸化膜を形成する工程と、
該第３のシリコン酸化膜と第２のシリコン酸化膜を異方
性エツチングして上記ゲート電極側部に上記第２及び第
３のシリコン酸化膜からなるサイドウオールを形成する
と共に、上記ゲート電極上には少なくとも第１のシリコ
ン酸化膜を残し、上記半導体基板のソース領域及びドレ
イン領域の一部を露出させる工程と、を少くとも有する
ことを特徴とするものである。

従って、本発明ＭＩＳ型トランジスタの製造方法により
ば、サイドウオール形成のためのシリコン酸化膜を形成
する前に、その形成をする温度よりも低い温度でシリコ
ン酸化膜を形成してこのシリコン酸化膜でゲート電極を
覆っておくので、サイドウオール形成のためのシリコン
酸化膜を高温で形成しても高融点金属シリコン化合物膜
の食み出し、剥れをその覆ったシリコン酸化膜で阻むこ
とができる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｅ）は本発明ＭＩＳ型トランジスタ
の製造方法の一つの実施例を工程順に示す断面図、第２
図（Ａ）乃至（Ｃ）は従来例の−を工程順に示す断面図
、第３図は別の従来例を示す断面図、第４図は発明が解
決しようとする問題点を示す断面図である。 符号の説明 １・・・半導体基板、３・・・ゲート絶縁膜、４・・・
半導体層。 ５・・・高融点金属シリコン化合物膜、６・・・第一の
シリコン酸化膜、 ８・・・ソース、９・・・ドレイン、 １０・・・第２のシリコン酸化膜、 １１・・・第３のシリコン酸化膜。 １　　・＋Ｕ黍シイ４ζ１１１反 ３　　　　　′Ｔ−ト卑ｅ縁月莫 ４　　・　り粕晶シリ］ソ照 ８−　ソース ９・・ドレイン １１　　　躬５のシリコン酸イし臘 問題点を示す断面図 第４図

Claims (1)

【特許請求の範囲】
1. （１）半導体層上に高融点金属シリコン化合物膜を積層
   した構造のゲート電極を有するＭＩＳ型トランジスタの
   製造方法において、 半導体基板上にゲート絶縁膜、前記半導体層、前記高融
   点金属シリコン化合物膜及び第１のシリコン酸化膜を順
   次形成した後、前記第１のシリコン酸化膜、前記高融点
   金属シリコン化合物膜及び前記半導体層を選択的に除去
   して前記ゲート電極を形成する工程と、 上記ゲート電極を覆って第２のシリコン酸化膜を形成す
   る工程と、 上記第２のシリコン酸化膜上にテトラエトキシシランを
   用いて該第２のシリコン酸化膜形成時よりも高温で第３
   のシリコン酸化膜を形成する工程上記第３のシリコン酸
   化膜と第２のシリコン酸化膜を異方性エッチングして上
   記ゲート電極側部に上記第２及び第３のシリコン酸化膜
   からなるサイドウォールを形成すると共に、上記ゲート
   電極上には少なくとも第１のシリコン酸化膜を残し、上
   記半導体基板のソース領域及びドレイン領域の一部を露
   出させる工程と、 を少くとも有することを特徴とするＭＩＳ型トランジス
   タの製造方法