JPH0350740A - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Ｍｉｓ型半導体装置の製造方法

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JPH0350740A
JPH0350740A JP1185759A JP18575989A JPH0350740A JP H0350740 A JPH0350740 A JP H0350740A JP 1185759 A JP1185759 A JP 1185759A JP 18575989 A JP18575989 A JP 18575989A JP H0350740 A JPH0350740 A JP H0350740A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくともドレイン領域のうちでチャネルに
接する部分の不純物濃度が相対的に低いＬＤＤ構造のＭ
ＩＳ型半導体装置の製造方法に関するものである。
〔発明の概要〕
本発明は、上記の様なＭＩＳ型半導体装置の製造方法に
おいて、少なくとも半導体基板の表面に絶縁膜を形成し
、更に前記表面を酸化し、この状態で、不純物濃度が相
対的に高い不純物領域を形成することによって、特性の
優れたＭＩＳ型半導体装置を高い歩留で製造することが
できる様にしたものである。
〔従来の技術〕
ＬＤＤ構造のＭＩＳ型半導体装置の製造方法は、「月刊
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　ＷｏｒｌｄＪプレスジャ
ーナル社（１９８７，２）　ｐ、９４〜１００等に記載
されているが、一般に、第５図に示す様な工程を有して
いる。
この第５図の一従来例では、第５Ａ図に示す様に、Ｓｉ
基板ｌｌ上にゲート絶縁膜であるＳｉｎ、膜１２をまず
形成し、このＳｉＯ□膜１２上にゲート電極１３を形成
する。ゲート電極１３は、多結晶Ｓｉ膜１４とＷＳｉ、
膜１５とのポリサイド構造である。
その後、ソース・ドレイン領域のうちのＮ−領域を形成
するためのリン１６を、ゲー）電Ｆｉ１３をマスクとし
てＳｉ基板ｌｌ中へイオン注入する。
次に、第５Ｂ図に示す様に、モノシラン等を用いた常圧
低温（４１０℃程度）ＣＶＤによってＳｉＯ２膜１７全
１７させ、このＳｉＯ□膜１７膜対７るＲＩＥを行うこ
とによって、ゲート電極１３の側壁をＳｉｎｇ膜１７膜
形７する。
そして、熱酸化を行うことによって、Ｓｉ基板１１及び
−Ｓｉｘ膜１５の表面に夫々ＳｉＯ２膜２１．２２を形
成する。なお５ｉ０２膜２１は、ゲート電極１３のエツ
ジ部におけるゲート耐圧の劣化を防止するだめのもので
ある。
その後、ソース・ドレイン領域のうちのＮ″領域形成す
るためのヒ素２３を、ゲート電極１３及びＳｉＯ□膜１
７膜対７クとしてＳｉ基板１１中へイオン注入する。
次に、アニールを行うことによって、第５Ｃ図に示す様
に、ソース・ドレイン領域となるＮ−領域２４及びＮ″
領域２５を形成する。
〔発明が解決しようとする課題〕
ところで、５ｔ０２膜２１．２２を形成するための熱酸
化は８５０〜９００℃程度の温度で行うが、ゲート長が
０．８μｍ程度のＭＩＳトランジスタでは、上記の様な
高温の熱酸化を長時間に亘って行うと接合深さが深くな
り過ぎる。従って、熱酸化を十分には行うことができず
、ＳｉＯ□膜２１．２２の厚さは１００人程鹿島ある。
しかし、ＳｉＯ□膜２１がこの様に薄いと、ヒ素２３の
イオン注入時にＳｉ基板１１の受ける損傷が多く、Ｓｉ
基板１１に結晶欠陥が発生し易い。このため、接合にお
けるリーク電流の増加等のデバイス特性の劣化や製造歩
留の低下を生じる。
しかも、ゲート電極１３の側壁であるＳｉＯ□膜１７膜
対７するためのＲＩＥによってもＳｉ基板１１やＷＳｉ
、膜１５の表面が損傷を受けており、これらの表面には
５ｉＯｚ膜２１．２２が成長しにくい。
このため、ＳｉＯ□膜２１が更に薄くなり、Ｓｉ基板１
１に結晶欠陥が発生し易いという上記の問題が更に顕著
になる。
従って、第５図に示したー従来例では、特性の優れたＭ
ＩＳ型半導体装置を高い歩留で製造することができない
。
〔課題を解決するための手段〕
本発明によるＭＩＳ型半導体装置の製造方法では、半導
体基板ｌｌ上にゲート絶縁ｙ、１２を介してゲート電極
１３を形成し、不純物濃度が相対的に低い第１の不純物
領域２４を、前記ゲート電極１３をマスクとして前記半
導体基板１１内に形成し、前記ゲート電極１３に側壁１
７を形成し、少なくとも前記半導体基板１１の表面に絶
縁膜２６を形成し、少なくとも前記半導体基板１１の前
記表面を酸化し、不純物濃度が相対的に高い第２の不純
物領域２５を、前記ゲート電極１３及び前記側壁１７を
マスクとして前記半導体基板１１内に形成する。
〔作用〕
本発明によるＭｉｓ型半導体装置の製造方法では、少な
くとも半導体基板１１の表面に絶縁膜２６を形成してか
ら前記表面を酸化しているので、不純物濃度が相対的に
高い第２の不純物領域２５を半導体基板１１内に形成す
る際に、酸化膜２１が薄くても半導体基板１１の受ける
損傷が少なく、半導体基板１１に結晶欠陥が発生しにく
い。
しかも、絶縁膜２６のみではなく酸化膜２１も形成して
いるので、ゲート電極１３のエツジ部におけるゲート耐
圧の劣化が防止される。
〔実施例〕 以下、本発明の第１〜第６実施例を第１図〜第４図を参
照しながら説明する。
第１図が、第１実施例を示している。この第１実施例で
も、第１Ａ図に示す様に、ＳｉＯ□膜１２膜長２晶Ｓｉ
膜１４及び−Ｓｉ、膜１５をＳｉ基板１１上に形成し、
リン１６をＳｉ基板１１中へイオン注入し、更にＳｉｎ
、膜１７をＳｉ基板１１上に形成するまでは、第５図に
示した一従来例と同様に行う。
この第１実施例では、次に、ＴＥ０１　（テトラエチル
オルソシリケート）等を用いた減圧高温（７００℃程度
）ＣＶＤによって、第１Ｂ図に示す様に、Ｓｉ基板１１
や一５ｉｘ膜１５等の表面に厚さ１００〜３００人程度
のＳｉ鹿島膜２６を堆積させる。
ＴＥ０１等を用いた減圧高温ＣＶＤでは、堆積速度を遅
くすることができるので、薄い５ｉ０２膜２６でも制御
性よく堆積させることができる。
その後は、第５図に示したー従来例と同様に行う。即ち
、第１０図に示す様にＳｉｎｇ膜２１．２２の形成及び
ヒ素２３のイオン注入を行い、第１Ｄ図に示す様にアニ
ールによってＮ−領域２４及びＮ゛領域２５を形成する
。
以上の様な第１実施例では、ＳｉＯ□膜２６全２６し更
にＳｉｎ、膜２１を形成しているので、第５図に示した
一従来例と同様にＳｉｎｇ膜２１が１００人程変色薄く
ても、ヒ素２３のイオン注入時にＳｉ基板１１の受ける
損傷が少ない。
従って、Ｓｉ基板１１に結晶欠陥が発生しにくく、この
第１実施例では、特性の優れたＭｉｓ型半導体装置を高
い歩留で製造することができる。
ところで、ＳｉＯ□膜２１．２２を形成するときの熱に
よって、ＷＳｉＸＳｉ基板１１質状態から結晶化し、イ
オン注入に対するーＳｉＸ膜１５の阻止能力は低下する
。
従って、第５図に示した一従来例の様にＷＳｉ。
膜１５の表面に１００人程変色薄いＳｉｎ、膜２２しか
形成されていないと、ヒ素２３のイオン注入時にこのヒ
素２３がゲート電極１３を突き抜けてチャネル部へ到達
し易い。
しかしこの第１実施例では、ＷＳｉ、膜１４の表面にも
ＳｉＯ□膜２２の他にＳｉＯ□膜２６全２６されている
ので、ヒ素２３がゲート電極１３を突き抜けてチャネル
部へ到達するのが防止される。
なお、５ｉｎ２膜２６を形成するための減圧高温ＣＶＤ
の温度は熱酸化の温度よりも低いので、ＳｉＯ□膜２６
全２６によって接合深さが深くなることはない。
次に、第２実施例を説明する。この第２実施例は、ゲー
ト電極１３の側壁であるＳｉＯ□膜１７膜下７０１等を
用いた減圧高温ＣＶＤによって形成し、５ｉｎ２膜２６
を常圧低温ＣＶＤによって形成することを除いて、上述
の第１実施例と実質的に同様の工程を有している。
５ｉ（ｈ膜１７を第１実施例の様に常圧低温ＣＶＤによ
って形成すると、このＳｔＯ□膜１７０段差被覆性は、
周辺回路部等のパターンの疎な領域では良いが、メモリ
セル等のパターンの密な領域では悪い。第２図は、この
ことを示している。
従って、ＳｉＯ□膜１７膜下７てＲＴＥを行うと、５ｉ
＝ｌ板１１の表面上のＳｉＯ□膜１７膜下７でゲート電
極１３の側壁以外の部分は、段差被覆性が悪いために５
ｉ０２膜１７が薄いメモリセルでまず存在しな（なるが
、その時点では周辺回路部ではまだ残存している。
もしこの時点でＲＩＥを停止すると、その後にヒ素２３
をイオン注入しても、周辺回路部ではこのヒ素２３がＳ
ｔ基板ｌｌ内へ十分には到達しないために不純物拡散層
のシート抵抗が高い。
これを回避するためには周辺回路部でもＳｉ基板１１の
表面上には側壁以外の５ｉＯ１膜１７が残存しなくなる
状態までＲＩＥを行う必要があるが、すると今度はメモ
リセルでのオーバエツチングが多くなる。
この様にオーバエツチングが多くなると、Ｓｉ基板１１
の受ける損傷が多くなる。従って、Ｓｉ基板１１に結晶
欠陥が発生し易くなって、メモリセルの不良につながる
。
これに対してこの第２実施例では、ＴＥ０１等を用いた
減圧高温ＣＶＤによってＳｉＯ□膜１７膜下７している
ので、パターンの密な領域でもＳｉＯ□膜１７膜下７被
覆性が良い。
従ってこの第２実施例では、第１実施例よりも更に特性
の優れたＭｉｓ型半導体装置を更に高い歩留で製造する
ことができる。
なお、ＳｉＯ□膜１７全１７の双方を減圧高温ＣＶＤで
形成すると、ＷＳｉｘ膜１５が露出状態で６００℃以上
の高温を２回受けることになり、ＷＳｉｘ膜１５が多結
晶Ｓｉ膜１４から剥離し易い。
しかしこの第２実施例では、ＳｉＯ□膜２６全２６低温
ＣＶＤによって形成しているので、ＷＳｉ、膜１５が多
結晶Ｓｉ膜工４から剥離することはない。
次に、第３実施例を説明する。この第３実施例は、メモ
リセル等のパターンの密な領域でＳｉ基板１１の表面上
にはゲート電極１３の側壁以外にＳｉＯ□膜１７全１７
しなくなった時点でこの５ｉ０２膜１７に対するＲＩＥ
を停止し、その時点で周辺回路部等のパターンの疎な領
域に残存しているＳｉｎ、膜１７はその後のウェットエ
ツチングによって除去することを除いて、上述の第２実
施例と実質的に同様の工程を有している。
メモリセル等におけるＲＩＥの停止時点を求めることは
、エツチングの終点検出器を用いることによって可能で
ある。
この第３実施例の様にウェットエツチングを行うと、Ｓ
ｉ基板１１は損傷を受けない。また、そのエツチング量
も数百人程度であるので、ゲート電極１３の側壁のＳｉ
Ｏ□膜１７全１７は殆ど影響を受けない。
従ってこの第３実施例は、第２実施例よりも更に特性の
優れたＭｉｓ型半導体装置を更に高い歩留で製造するこ
とができる。
なお、この第２実施例の様にＴＥ０１等を用いた減圧高
温ＣＶＤによってＳｉＯ□膜１７全１７する代りに、常
圧低温ＣＶＤによって５ｉＯｚ膜１７を形成すると、ウ
ェットエツチング時にこのＳｉＯ□膜１７全１７に巣が
形成されるので好ましくない。
次に、第４実施例を説明する。この第４実施例は、ゲー
ト電極１３間の間隔が１．４〜３．６μｍであるメモリ
セルと、ゲート電極１３間の間隔が３．６μｍよりも広
い周辺回路部とを有するメモリ装置を製造するものであ
る。
この第４実施例では、モノシラン等を用いた常圧低温Ｃ
ＶＤによってＳｉＯ□膜１７全１７させ、この５ｉ（ｈ
膜１７に対するＲＩＥはゲート電極１３間の間隔が３．
６μｍである部分でゲート電極１３の側壁以外にはＳｉ
基板１１の表面上にＳｉＯ□膜１７全１７しなくなった
時点で一旦停止する。
その後、メモリセルをレジストでマスクし、Ｓｉ基板１
１の表面上の５ｉＯｚ膜１７のうちで周辺回路部でゲー
ト電極１３の側壁以外に残存している部分を除去するた
めに、ＲＩＥを再開する。
ところで、ゲート電極１３間の間隔が１．４〜３．６μ
ｍであれば、第２図から明らかな様に段差被覆性が７９
〜８９％である。
このため、この第４実施例の様にメモリセルをレジスト
でマスクせずに、周辺回路部の５ｉＯｚ膜１７の除去ま
でを１度のＲＩＥで行えば、メモリセルでは２１〜１１
％のオーバエツチングが行われる。
これに対してこの第４実施例では、１回目のＲＩＥでは
ゲート電極１３間の間隔が３．６μｍの部分を基準にし
ているので、オーバエツチングは最高では１０％である
。このため、ＲＩＥによるＳｉ基板１１の受ける損傷が
少なく、Ｓｉ基板１１に結晶欠陥が発生しにくい。
従ってこの第４実施例は、モノシラン等を用いた常圧低
温ＣＶＤによってＳｉＯ□膜１７全１７させているにも
拘らず、特性の優れたＭｉｓ型半導体装置を高い歩留で
製造することができる。
第３図は、第５実施例を示している。この第５実施例で
は、第３Ａ図に示す様に、Ｓｉ基板ｌｌ上に５ｉＯｚ膜
１２と多結晶Ｓｉ膜１４とをまず形成し、ゲート電極１
３をマスクとしてリン等をＳｉ基＋Ｎ　ｌｌ中へイオン
注入することによってＮ−６Ｎ域２４を形成し、更にＣ
ＶＤ及びエッチバックによってゲート電極１３の側壁と
してＳｉＯ□膜１７全１７する。
次に、熱酸化を行うことによって、第３Ｂ図に示す様に
、Ｓｉ基Ｆｉ１１及び多結晶Ｓｉ膜１４の夫々の表面に
ＳｉＯ□膜２１．２２を形成する。
次に、厚さ１０００人程度０多結晶Ｓｉ膜２７をＣＶＤ
によって堆積させ、この多結晶Ｓｉ膜２７をＲＩＥで全
面エツチングすることによって、第３Ｃ図に示す様に、
ＳｉＯ□膜１７の更に外側に多結晶Ｓｉ膜２７の側壁を
形成する。
その後、ゲート電極１３、ＳｉＯ□膜１７、及び多結晶
Ｓｉ膜２７をマスクとして、ヒ素２３をＳｉ基板１１中
へイオン注入する。従って、第３Ｃ図からも明らかな様
に、Ｓｉ基板１１中へイオン注入されたヒ素２３とＳｉ
Ｏ□膜１７との間には、多結晶Ｓｉ膜２７の厚さに対応
するオフセットが存在している。
次に、第３Ｄ図に示す様に、プラズマエツチングによっ
て多結晶Ｓｉ膜２７を除去し、アニールによってＮ″領
域２５を形成する。
ところで、ヒ素２３のイオン注入によって非晶質化した
領域が再結晶するとき、結晶が回復できる温度には面方
位依存性がある。このため、結晶欠陥が残存して、転位
網を形成する場合がある。
一方、ＳｉＯ□膜１７のエツジ部には応力が集中し易い
。
従って、ＳｉＯ□膜１７のエツジ部に接するＳｉ基板１
１中に転位網が発生しており、Ｎ″領域２５を形成する
ためのアニールによって５ｉＯｚ膜１７０）エツジ部か
らＳｉ基板１１へ応力が加わると、ゲート電極１３の下
方まで転位が増殖する。そして、この転位が接合を横切
ると、リーク電流が増加する原因となる。
これに対してこの第５実施例では、上述の様に、Ｓｉ基
板１１中へイオン注入されたヒ素２３と５ｉＯｚ膜１７
との間にオフセットが存在しているので、転位網が発生
している領域へＳｉｎ、膜１７がら応力が加わりにくい
。
従ってこの第５実施例では、ゲート電極１３の下方への
転位の増殖を防止できて、品質の高いＭｉｓ型半導体装
置を製造することができる。
なお、ゲート電極１３の側壁の全体を多結晶Ｓｉ膜２７
で形成し、ヒ素２３をイオン注入した後に側壁の全体を
除去しても、ゲート電極１３とイオン注入領域との間に
オフセットを設けることはできる。しかしこの方法では
、側壁による平坦化という利点が無くなってしまう。
第４図は、第６実施例を示している。この第６実施例は
、Ｎ−領域２４を形成するためのイオンの入射角度とＮ
″頭域２５を形成するためのイオンの入射角度とを互い
に異ならせることによって、ゲート電極の側壁を形成す
ることなく　ＬＤＤ構造のＭＩＳＩ−ランジスタを製造
するものである。
この第６実施例でも、第４Ａ図に示す様に、Ｓｉ基板１
１上にＳｉＯ２膜１２膜条２晶Ｓｉ膜１４とをまず形成
する。
次に、第４Ｂ図に示す様に、ＭＩＳＩ−ランジスタのソ
ース領域を覆う様にレジスト２８をパターニングし、こ
の状態でＳｉ基板１１を回転させ、レジスト２８及びゲ
ート電極１３をマスクとして斜め方向がらＳｉ基板１１
−、リン１６をイオン注入してＮ−領域２４を形成する
。
次に、第４Ｃ図に示す様に、レジスト２８を除去してか
ら、ゲート電極１３をマスクとして垂直な方向からＳｉ
ｉ板１１へヒ素２３をイオン注入してＮ″領域２５を形
成する。
この第６実施例では、Ｎ−領域２４を形成されるのはド
レイン領域のみであるので、短チヤネル効果を低減させ
たＭｉｓ型半導体装置を製造することができる。
〔発明の効果〕
本発明によるＭＴＳ型半導体装置の製造方法では、半導
体基板に結晶欠陥が発生しにくく、しかもゲート電極の
エツジ部におけるゲート耐圧の劣化が防止されるので、
特性の優れたＭＩＳ型半導体装置を高い歩留で製造する
ことができる。
【図面の簡単な説明】
第１図は本発明の第１実施例を順次に示す側断面図、第
２図は段差被覆性を示すグラフ、第３図及び第４図は夫
々第５及び第６実施例を順次に示す側断面図である。 第５図は本発明の一従来例を順次に示す側断面図である
。 なお図面に用いた符号において、 １１−−−−−−−−−−・・−・−Ｓｉ基板１２．１
７．２１．２６ −・・・・・−Ｓｉ０ｇ膜 １３・−・・−・−・・−・・・・ゲート電極２４　　
　　　　−−一−−・・・・　Ｎ−令頁域２５−・・−
・−−−−−−・−・・・−Ｎ″領域ある。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上にゲート絶縁膜を介してゲート電極を
    形成し、 不純物濃度が相対的に低い第１の不純物領域を、前記ゲ
    ート電極をマスクとして前記半導体基板内に形成し、 前記ゲート電極に側壁を形成し、 少なくとも前記半導体基板の表面に絶縁膜を形成し、 少なくとも前記半導体基板の前記表面を酸化し、不純物
    濃度が相対的に高い第２の不純物領域を、前記ゲート電
    極及び前記側壁をマスクとして前記半導体基板内に形成
    するＭＩＳ型半導体装置の製造方法。 ２、前記絶縁膜の厚さが１００〜３００Åである請求項
    １記載のＭＩＳ型半導体装置の製造方法。
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