JPH05129328A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05129328A JPH05129328A JP3287804A JP28780491A JPH05129328A JP H05129328 A JPH05129328 A JP H05129328A JP 3287804 A JP3287804 A JP 3287804A JP 28780491 A JP28780491 A JP 28780491A JP H05129328 A JPH05129328 A JP H05129328A
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- JP
- Japan
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- heat treatment
- oxide film
- film
- executed
- semiconductor device
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 サイドウォールが形成されたゲート電極がゲ
ート酸化膜を介して配設されている半導体基板のソース
／ドレイン領域となる部分に、酸化膜を介して不純物を
イオン注入して第１の熱処理を行う工程、前記半導体基
板上の前記酸化膜を除去した後、酸素雰囲気にて第２の
熱処理を行う工程を含む半導体装置の製造方法。 【効果】 酸素雰囲気での熱処理により、半導体基板内
の不純物イオンと酸素との結合を切断して、欠陥のない
不純物拡散領域を形成することができ、リーク電流を低
下させることが可能となる。また、イオン注入後に行う
熱処理の温度を低く、短時間に設定されているので、不
純物イオンの拡散を抑制して接合深さの浅い不純物拡散
領域を形成することができ、微細な半導体装置を歩留り
良く製造することが可能となる。
ート酸化膜を介して配設されている半導体基板のソース
／ドレイン領域となる部分に、酸化膜を介して不純物を
イオン注入して第１の熱処理を行う工程、前記半導体基
板上の前記酸化膜を除去した後、酸素雰囲気にて第２の
熱処理を行う工程を含む半導体装置の製造方法。 【効果】 酸素雰囲気での熱処理により、半導体基板内
の不純物イオンと酸素との結合を切断して、欠陥のない
不純物拡散領域を形成することができ、リーク電流を低
下させることが可能となる。また、イオン注入後に行う
熱処理の温度を低く、短時間に設定されているので、不
純物イオンの拡散を抑制して接合深さの浅い不純物拡散
領域を形成することができ、微細な半導体装置を歩留り
良く製造することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＬＤＤ(Lightly Doped Drain) 構造
を有するＭＯＳ型半導体装置の製造方法に関する。
関し、より詳細にはＬＤＤ(Lightly Doped Drain) 構造
を有するＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有するＭＯＳ型メモ
リセルの製造方法を図面に基づいて説明する。まず、図
２（ａ）に示したように、Ｐ型のシリコン基板（１１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保した
後、ゲート酸化膜としてＳｉＯ2 膜（１２）が形成され
た素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（１３）を形成し、ＣＶＤ
法でＳｉＯ2 膜を２５００〜３５００Åの厚さで堆積さ
せ、ゲート電極（１３）にＳｉＯ2からなるサイドウォ
ール（１４）を反応性イオンエッチング（ＲＩＥ）法及
びＨＦウェットエッチング法によって形成するととも
に、シリコン基板（１１）上に約１００〜４００ÅのＳ
ｉＯ2 膜（１６）を形成する。
リセルの製造方法を図面に基づいて説明する。まず、図
２（ａ）に示したように、Ｐ型のシリコン基板（１１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保した
後、ゲート酸化膜としてＳｉＯ2 膜（１２）が形成され
た素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（１３）を形成し、ＣＶＤ
法でＳｉＯ2 膜を２５００〜３５００Åの厚さで堆積さ
せ、ゲート電極（１３）にＳｉＯ2からなるサイドウォ
ール（１４）を反応性イオンエッチング（ＲＩＥ）法及
びＨＦウェットエッチング法によって形成するととも
に、シリコン基板（１１）上に約１００〜４００ÅのＳ
ｉＯ2 膜（１６）を形成する。
【０００３】次いで、ゲート電極（１３）をマスクとし
てソース／ドレイン領域（１７）となる領域にＳｉＯ2
膜（１６）を介してＡｓ等のＮ型不純物イオン（１５）
の注入を行う。そして、ソース／ドレイン領域（１７）
の不純物を拡散させるため、例えば、８００℃の温度で
１時間の第１の熱処理を行う。その後、図２（ｂ）示し
たように、ソース／ドレイン領域（１７）の外方拡散を
抑制するためにＳｉＯ2 膜（１６）上にＮＳＧ膜（１
９）を堆積し、その上にＮＳＧ膜（１９）上の層間段差
を少なくするためにＢＰＳＧ膜（２０）を堆積して、例
えば９５０℃で３０分間の第２の熱処理を行い、ソース
／ドレイン領域（１７）を形成する。
てソース／ドレイン領域（１７）となる領域にＳｉＯ2
膜（１６）を介してＡｓ等のＮ型不純物イオン（１５）
の注入を行う。そして、ソース／ドレイン領域（１７）
の不純物を拡散させるため、例えば、８００℃の温度で
１時間の第１の熱処理を行う。その後、図２（ｂ）示し
たように、ソース／ドレイン領域（１７）の外方拡散を
抑制するためにＳｉＯ2 膜（１６）上にＮＳＧ膜（１
９）を堆積し、その上にＮＳＧ膜（１９）上の層間段差
を少なくするためにＢＰＳＧ膜（２０）を堆積して、例
えば９５０℃で３０分間の第２の熱処理を行い、ソース
／ドレイン領域（１７）を形成する。
【０００４】
【発明が解決しようとする課題】微細ＭＯＳ型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ2 膜（１６）を通して行われるので、酸素がイオン
とともにシリコン基板（１）に打ち込まれ、シリコン基
板（１）内で不純物イオンが酸素と結合し、結晶欠陥
（１８）を発生させるという問題があった。
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ2 膜（１６）を通して行われるので、酸素がイオン
とともにシリコン基板（１）に打ち込まれ、シリコン基
板（１）内で不純物イオンが酸素と結合し、結晶欠陥
（１８）を発生させるという問題があった。
【０００５】また、この結晶欠陥（１８）はその後の熱
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという問題があった。さ
らに、イオン注入後の高温熱処理によって、接合深さ
（Ｘｊ）が長くなり、微細化という点において不適当で
あるという問題があった。本発明はこのような問題を鑑
みなされたものであり、結晶欠陥を発生させることな
く、微細化に適した半導体装置の製造方法を提供するこ
とを目的としている。
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという問題があった。さ
らに、イオン注入後の高温熱処理によって、接合深さ
（Ｘｊ）が長くなり、微細化という点において不適当で
あるという問題があった。本発明はこのような問題を鑑
みなされたものであり、結晶欠陥を発生させることな
く、微細化に適した半導体装置の製造方法を提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】上記記載の問題を解決す
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第１の熱処理を行う工
程、前記半導体基板上の前記酸化膜を除去した後、酸素
雰囲気にて第２の熱処理を行う工程を含むことを特徴と
している。
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第１の熱処理を行う工
程、前記半導体基板上の前記酸化膜を除去した後、酸素
雰囲気にて第２の熱処理を行う工程を含むことを特徴と
している。
【０００７】本発明においては、半導体基板（例えば、
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ
2 膜）を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に１００〜４００Å程度
の酸化膜（例えばＳｉＯ2 膜）が形成される。この酸化
膜を介して半導体基板のソース／ドレイン領域となる部
分に不純物であるＡｓ、Ｐ等のイオン注入が、公知の方
法によって行われる。
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ
2 膜）を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に１００〜４００Å程度
の酸化膜（例えばＳｉＯ2 膜）が形成される。この酸化
膜を介して半導体基板のソース／ドレイン領域となる部
分に不純物であるＡｓ、Ｐ等のイオン注入が、公知の方
法によって行われる。
【０００８】その後、本発明ではこの不純物をソース／
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、酸素雰囲気にて第２の熱処理を行
う。この場合の酸素雰囲気中での第２の熱処理とは、約
３０〜４０リットル／ｍｉｎの流量で酸素ガスを流入し
た雰囲気にて、約８００〜９００℃、１０〜３０分間行
うことによって、欠陥のない不純物拡散領域を形成する
ことができる。
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、酸素雰囲気にて第２の熱処理を行
う。この場合の酸素雰囲気中での第２の熱処理とは、約
３０〜４０リットル／ｍｉｎの流量で酸素ガスを流入し
た雰囲気にて、約８００〜９００℃、１０〜３０分間行
うことによって、欠陥のない不純物拡散領域を形成する
ことができる。
【０００９】
【作用】上記した方法によれば、半導体基板内で不純物
イオンと酸素との結合により生じる結晶欠陥が、酸素雰
囲気にて熱処理を行うことにより解消される。つまり、
酸素雰囲気での熱処理により、半導体基板内の不純物イ
オンと酸素との結合が切断され、欠陥のない不純物拡散
領域が形成されることとなる。また、イオン注入後に行
う熱処理の温度を低く、短時間に設定しても、欠陥が解
消されるとともに、不純物イオンの拡散を抑制して接合
深さの浅い不純物拡散領域が形成されることとなる。
イオンと酸素との結合により生じる結晶欠陥が、酸素雰
囲気にて熱処理を行うことにより解消される。つまり、
酸素雰囲気での熱処理により、半導体基板内の不純物イ
オンと酸素との結合が切断され、欠陥のない不純物拡散
領域が形成されることとなる。また、イオン注入後に行
う熱処理の温度を低く、短時間に設定しても、欠陥が解
消されるとともに、不純物イオンの拡散を抑制して接合
深さの浅い不純物拡散領域が形成されることとなる。
【００１０】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。そし
て、シリコン基板（１）及びゲート電極（３）上にＣＶ
Ｄ法でＳｉＯ2 膜を２５００〜３５００Åの厚さで堆積
させ、ゲート電極（３）にＳｉＯ2からなるサイドウォ
ール（４）を反応性イオンエッチング（ＲＩＥ）法及び
ＨＦウェットエッチング法によって形成する。この際、
シリコン基板（１）上に積層されたＳｉＯ2 膜は約４０
０Åの厚さで残しておく。次いで、このＳｉＯ2 膜を介
してＡｓ等の不純物イオン（７）を８０ＫｅＶ、５×１
０15ｉｏｎｓ／ｃｍ2 で注入する。そして、例えば約８
００℃で、約１時間第１の熱処理を行う（図１
（ａ））。
を図面に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。そし
て、シリコン基板（１）及びゲート電極（３）上にＣＶ
Ｄ法でＳｉＯ2 膜を２５００〜３５００Åの厚さで堆積
させ、ゲート電極（３）にＳｉＯ2からなるサイドウォ
ール（４）を反応性イオンエッチング（ＲＩＥ）法及び
ＨＦウェットエッチング法によって形成する。この際、
シリコン基板（１）上に積層されたＳｉＯ2 膜は約４０
０Åの厚さで残しておく。次いで、このＳｉＯ2 膜を介
してＡｓ等の不純物イオン（７）を８０ＫｅＶ、５×１
０15ｉｏｎｓ／ｃｍ2 で注入する。そして、例えば約８
００℃で、約１時間第１の熱処理を行う（図１
（ａ））。
【００１１】その後、ゲート電極（３）およびシリコン
基板（１）上のＳｉＯ2 膜を除去し、酸素雰囲気にて、
例えば、９００℃で１０分間程度、熱処理を行う。
基板（１）上のＳｉＯ2 膜を除去し、酸素雰囲気にて、
例えば、９００℃で１０分間程度、熱処理を行う。
【００１２】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板内で不純物イオンと酸素との結合によ
り生じる結晶欠陥が、酸素雰囲気にて熱処理を行うこと
により解消することができる。つまり、酸素雰囲気での
熱処理により、半導体基板内の不純物イオンと酸素との
結合を切断して、欠陥のない不純物拡散領域を形成する
ことができる。また、イオン注入後に行う熱処理の温度
を低く、短時間に設定しても、欠陥を解消することがで
きるとともに、不純物イオンの拡散を抑制して接合深さ
の浅い不純物拡散領域を形成することができる。
れば、半導体基板内で不純物イオンと酸素との結合によ
り生じる結晶欠陥が、酸素雰囲気にて熱処理を行うこと
により解消することができる。つまり、酸素雰囲気での
熱処理により、半導体基板内の不純物イオンと酸素との
結合を切断して、欠陥のない不純物拡散領域を形成する
ことができる。また、イオン注入後に行う熱処理の温度
を低く、短時間に設定しても、欠陥を解消することがで
きるとともに、不純物イオンの拡散を抑制して接合深さ
の浅い不純物拡散領域を形成することができる。
【００１３】従って、欠陥のない不純物拡散領域を形成
することにより、リーク電流を低下させることが可能と
なるとともに、微細な半導体装置を歩留り良く製造する
ことが実現可能となる。
することにより、リーク電流を低下させることが可能と
なるとともに、微細な半導体装置を歩留り良く製造する
ことが実現可能となる。
【図１】本発明に係わる半導体装置の製造方法の実施例
を示す製造工程説明図である。
を示す製造工程説明図である。
【図２】従来の半導体装置の製造方法を示す概略断面図
である。
である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（ゲート酸化膜） ３ ゲート電極 ４ サイドウォール ５ 不純物イオン ６ ＳｉＯ2 膜（酸化膜） ７ ソース／ドレイン領域
Claims (1)
- 【請求項１】 サイドウォールが形成されたゲート電極
がゲート酸化膜を介して配設されている半導体基板のソ
ース／ドレイン領域となる部分に、酸化膜を介して不純
物をイオン注入して第１の熱処理を行う工程、前記半導
体基板上の前記酸化膜を除去した後、酸素雰囲気にて第
２の熱処理を行う工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287804A JP2763216B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
| US07/932,943 US5348900A (en) | 1991-10-11 | 1992-08-21 | Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287804A JP2763216B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129328A true JPH05129328A (ja) | 1993-05-25 |
| JP2763216B2 JP2763216B2 (ja) | 1998-06-11 |
Family
ID=17721968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287804A Expired - Fee Related JP2763216B2 (ja) | 1991-10-11 | 1991-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763216B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621629A3 (en) * | 1993-04-20 | 1996-07-17 | Texas Instruments Inc | Method for reducing dislocations in integrated circuit devices. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309375A (ja) * | 1988-06-08 | 1989-12-13 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1991
- 1991-11-01 JP JP3287804A patent/JP2763216B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309375A (ja) * | 1988-06-08 | 1989-12-13 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621629A3 (en) * | 1993-04-20 | 1996-07-17 | Texas Instruments Inc | Method for reducing dislocations in integrated circuit devices. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2763216B2 (ja) | 1998-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |