JPH06188257A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06188257A JPH06188257A JP33761192A JP33761192A JPH06188257A JP H06188257 A JPH06188257 A JP H06188257A JP 33761192 A JP33761192 A JP 33761192A JP 33761192 A JP33761192 A JP 33761192A JP H06188257 A JPH06188257 A JP H06188257A
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- JP
- Japan
- Prior art keywords
- oxide film
- type
- polycrystalline silicon
- substrate
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 接合リーク不良のないＬＤＤ構造を有する半
導体装置の製造方法を提供する。 【構成】 ｐ型半導体基板１にゲート酸化膜２を形成し
た後ゲート電極３を形成する工程と、ゲート酸化膜２を
エッチングして多結晶シリコン酸化膜４を形成する工程
と、基板１上の酸化膜が残らないように除去してから多
結晶シリコン層５を堆積してイオン注入によりｎ+ 型化
する工程と、多結晶シリコン層５にエッチバックを行っ
てサイドウォールとしてのスペーサ６，７を形成し、熱
処理を施してｎ- 型ソース領域８およびｎ- 型ドレイン
領域９を形成する工程と、高不純物濃度のイオン注入に
より、ｎ+ 型ソース領域10およびｎ+ 型ドレイン領域11
を形成する工程とから構成することにより、基板内欠陥
のない半導体装置の製造を可能にする。
導体装置の製造方法を提供する。 【構成】 ｐ型半導体基板１にゲート酸化膜２を形成し
た後ゲート電極３を形成する工程と、ゲート酸化膜２を
エッチングして多結晶シリコン酸化膜４を形成する工程
と、基板１上の酸化膜が残らないように除去してから多
結晶シリコン層５を堆積してイオン注入によりｎ+ 型化
する工程と、多結晶シリコン層５にエッチバックを行っ
てサイドウォールとしてのスペーサ６，７を形成し、熱
処理を施してｎ- 型ソース領域８およびｎ- 型ドレイン
領域９を形成する工程と、高不純物濃度のイオン注入に
より、ｎ+ 型ソース領域10およびｎ+ 型ドレイン領域11
を形成する工程とから構成することにより、基板内欠陥
のない半導体装置の製造を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に接合リーク不良のないＬＤＤ（Lightly Do
ped Drain ) 構造を有する半導体装置の製造方法に関す
る。
に係り、特に接合リーク不良のないＬＤＤ（Lightly Do
ped Drain ) 構造を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】ＬＤＤ構造は、トランジスタが微細化し
た場合に問題となる熱電子（ホットキャリア）による信
頼性悪化を防止する点で有効である。ＬＤＤ・ＭＯＳの
一般的製造方法は、ｐ型半導体基板（以下、単に基板と
いう）上を熱酸化してゲート酸化膜を形成し、その上に
多結晶シリコンでゲート電極を形成した後、低不純物濃
度のソース領域，ドレイン領域をイオン注入によって形
成し、通常SiO2でゲート電極側面にスペーサ（サイドウ
ォール）を形成して、再びイオン注入で高不純物濃度の
ソース・ドレイン領域を形成する。
た場合に問題となる熱電子（ホットキャリア）による信
頼性悪化を防止する点で有効である。ＬＤＤ・ＭＯＳの
一般的製造方法は、ｐ型半導体基板（以下、単に基板と
いう）上を熱酸化してゲート酸化膜を形成し、その上に
多結晶シリコンでゲート電極を形成した後、低不純物濃
度のソース領域，ドレイン領域をイオン注入によって形
成し、通常SiO2でゲート電極側面にスペーサ（サイドウ
ォール）を形成して、再びイオン注入で高不純物濃度の
ソース・ドレイン領域を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
たような従来法で形成されるＬＤＤ構造のスペーサは、
直接基板の上面に接しているためにその部分に応力を発
生することになる。その上、このような応力が発生した
状態の低不純物濃度のソース・ドレイン領域に高不純物
濃度のイオン注入を行うと、ゲート酸化膜中の酸素原子
が基板中に入って転位ループを形成し、それによってソ
ース領域およびドレイン領域と基板との間に接合リーク
不良が発生するという問題に発展する。
たような従来法で形成されるＬＤＤ構造のスペーサは、
直接基板の上面に接しているためにその部分に応力を発
生することになる。その上、このような応力が発生した
状態の低不純物濃度のソース・ドレイン領域に高不純物
濃度のイオン注入を行うと、ゲート酸化膜中の酸素原子
が基板中に入って転位ループを形成し、それによってソ
ース領域およびドレイン領域と基板との間に接合リーク
不良が発生するという問題に発展する。
【０００４】このようなスペーサの形成工程で誘起され
る応力を抑制する手段として、たとえば特開平３− 320
30号公報に開示されているように、低不純物濃度のソー
ス・ドレイン領域の形成工程の後に、多結晶Si薄膜を全
面に堆積した後、異方性エッチを施してゲート電極の側
面に沿ってSiスペーサを設けてから、高不純物濃度のソ
ース・ドレイン領域を形成する製造方法が提案されてい
る。しかし、この方法では、ゲート絶縁膜（ゲート酸化
膜）を堆積した状態で高不純物濃度のイオン注入を行う
ことになるから、上記した転位ループが形成されて接合
リーク不良の問題は解消されないのである。
る応力を抑制する手段として、たとえば特開平３− 320
30号公報に開示されているように、低不純物濃度のソー
ス・ドレイン領域の形成工程の後に、多結晶Si薄膜を全
面に堆積した後、異方性エッチを施してゲート電極の側
面に沿ってSiスペーサを設けてから、高不純物濃度のソ
ース・ドレイン領域を形成する製造方法が提案されてい
る。しかし、この方法では、ゲート絶縁膜（ゲート酸化
膜）を堆積した状態で高不純物濃度のイオン注入を行う
ことになるから、上記した転位ループが形成されて接合
リーク不良の問題は解消されないのである。
【０００５】本発明は、上記のような従来技術の有する
課題を解決した半導体装置の製造方法を提供することを
目的とする。
課題を解決した半導体装置の製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、ｐ型半導体基
板にゲート酸化膜を形成した後ゲート電極を形成する工
程と、前記ゲート酸化膜をエッチングして多結晶シリコ
ン酸化膜を形成する工程と、ついで、前記基板上の酸化
膜が残らないように除去してから多結晶シリコン層を堆
積してイオン注入によりｎ+ 型化する工程と、前記多結
晶シリコン層にエッチバックを行ってサイドウォールと
してのスペーサを形成し、熱処理を施してｎ- 型ソース
・ドレイン領域を形成する工程と、高不純物濃度のイオ
ン注入により、ｎ+ 型ソース・ドレイン領域を形成する
工程と、からなることを特徴とする半導体装置の製造方
法である。
板にゲート酸化膜を形成した後ゲート電極を形成する工
程と、前記ゲート酸化膜をエッチングして多結晶シリコ
ン酸化膜を形成する工程と、ついで、前記基板上の酸化
膜が残らないように除去してから多結晶シリコン層を堆
積してイオン注入によりｎ+ 型化する工程と、前記多結
晶シリコン層にエッチバックを行ってサイドウォールと
してのスペーサを形成し、熱処理を施してｎ- 型ソース
・ドレイン領域を形成する工程と、高不純物濃度のイオ
ン注入により、ｎ+ 型ソース・ドレイン領域を形成する
工程と、からなることを特徴とする半導体装置の製造方
法である。
【０００７】
【作 用】本発明によれば、スペーサ端を多結晶シリコ
ンで形成することによって応力を小さくすることができ
るので、高不純物濃度のソース領域およびドレイン領域
を形成する際に、基板内に発生する欠陥を抑制すること
ができる。
ンで形成することによって応力を小さくすることができ
るので、高不純物濃度のソース領域およびドレイン領域
を形成する際に、基板内に発生する欠陥を抑制すること
ができる。
【０００８】
【実施例】以下に、本発明の実施例を図１の製造工程に
基づいて説明する。 図１(a) に示すように、ｐ型半導体基板１上にゲー
ト酸化膜２を形成し、その上に低圧ＣＶＤ法により厚さ
3500Åの多結晶シリコン層を形成し、POCl3 の熱拡散法
により多結晶シリコン層をｎ型化する。そして、生成さ
れたＰＳＧ膜をエッチングしてｎ型多結晶シリコン層を
形成し、フォトパターニング・エッチングしてゲート電
極３を形成する。 次に、図１(b) に示すように、基板１上のゲート酸
化膜２をエッチングして、ゲート電極３と基板１上に多
結晶シリコン酸化膜４を形成する。このとき、基板１の
上には膜厚250 Åの酸化膜が形成され、ゲート電極３の
上部および側壁部には膜厚1000Åの酸化膜が形成され
る。 ついで、フッ酸溶液で多結晶シリコン酸化膜４をゲ
ート酸化膜の厚さ換算で300 Åだけエッチングして、基
板１上の酸化膜が残らないように除去してから、図１
(c) に示すように、この多結晶シリコン酸化膜４の上に
膜厚2000Åの多結晶シリコン層５を堆積し、Ｐ+ のイオ
ン注入によりｎ+ 型化する。 図１(d) に示すように、多結晶シリコン層５に異方
性エッチバックを行ってゲート電極３の両側にサイドウ
ォールとしてのスペーサ６，７を形成し、熱処理を施し
てｎ+ 型を拡散することにより、ＬＤＤ構造のｎ- 型ソ
ース領域８およびｎ- 型ドレイン領域９を形成する。 その後、図１(e) に示すように、多結晶シリコン酸
化膜４（ゲート電極３）, スペーサ８，９をマスクにし
て高不純物濃度のAs+ をイオン注入することにより、ｎ
+ 型ソース領域10およびｎ+ 型ドレイン領域11を形成す
る。さらに、熱処理を施して、ｎ+ 型ソース領域10およ
びｎ+ 型ドレイン領域11を活性化する。
基づいて説明する。 図１(a) に示すように、ｐ型半導体基板１上にゲー
ト酸化膜２を形成し、その上に低圧ＣＶＤ法により厚さ
3500Åの多結晶シリコン層を形成し、POCl3 の熱拡散法
により多結晶シリコン層をｎ型化する。そして、生成さ
れたＰＳＧ膜をエッチングしてｎ型多結晶シリコン層を
形成し、フォトパターニング・エッチングしてゲート電
極３を形成する。 次に、図１(b) に示すように、基板１上のゲート酸
化膜２をエッチングして、ゲート電極３と基板１上に多
結晶シリコン酸化膜４を形成する。このとき、基板１の
上には膜厚250 Åの酸化膜が形成され、ゲート電極３の
上部および側壁部には膜厚1000Åの酸化膜が形成され
る。 ついで、フッ酸溶液で多結晶シリコン酸化膜４をゲ
ート酸化膜の厚さ換算で300 Åだけエッチングして、基
板１上の酸化膜が残らないように除去してから、図１
(c) に示すように、この多結晶シリコン酸化膜４の上に
膜厚2000Åの多結晶シリコン層５を堆積し、Ｐ+ のイオ
ン注入によりｎ+ 型化する。 図１(d) に示すように、多結晶シリコン層５に異方
性エッチバックを行ってゲート電極３の両側にサイドウ
ォールとしてのスペーサ６，７を形成し、熱処理を施し
てｎ+ 型を拡散することにより、ＬＤＤ構造のｎ- 型ソ
ース領域８およびｎ- 型ドレイン領域９を形成する。 その後、図１(e) に示すように、多結晶シリコン酸
化膜４（ゲート電極３）, スペーサ８，９をマスクにし
て高不純物濃度のAs+ をイオン注入することにより、ｎ
+ 型ソース領域10およびｎ+ 型ドレイン領域11を形成す
る。さらに、熱処理を施して、ｎ+ 型ソース領域10およ
びｎ+ 型ドレイン領域11を活性化する。
【０００９】
【発明の効果】以上説明したように、本発明によれば、
スペーサ端を多結晶シリコンで形成することによって応
力を小さくすることができるので、ｎ+ 型ソース・ドレ
イン領域形成のための高不純物濃度のイオン注入時の基
板内欠陥を抑制することができ、ｎ+ 型ソースおよびｎ
+ 型ドレインと基板間の接合リーク不良のない高品質の
半導体装置を供給することが可能である。
スペーサ端を多結晶シリコンで形成することによって応
力を小さくすることができるので、ｎ+ 型ソース・ドレ
イン領域形成のための高不純物濃度のイオン注入時の基
板内欠陥を抑制することができ、ｎ+ 型ソースおよびｎ
+ 型ドレインと基板間の接合リーク不良のない高品質の
半導体装置を供給することが可能である。
【図１】本発明の実施例を示す工程図である。
１ ｐ型半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 多結晶シリコン酸化膜 ５ 多結晶シリコン層 ６，７ スペーサ ８ ｎ- 型ソース領域 ９ ｎ- 型ドレイン領域 10 ｎ+ 型ソース領域 11 ｎ+ 型ドレイン領域
Claims (1)
- 【請求項１】 ｐ型半導体基板にゲート酸化膜を形成
した後ゲート電極を形成する工程と、前記ゲート酸化膜
をエッチングして多結晶シリコン酸化膜を形成する工程
と、ついで、前記基板上の酸化膜が残らないように除去
してから多結晶シリコン層を堆積してイオン注入により
ｎ+ 型化する工程と、前記多結晶シリコン層にエッチバ
ックを行ってサイドウォールとしてのスペーサを形成
し、熱処理を施してｎ- 型ソース・ドレイン領域を形成
する工程と、高不純物濃度のイオン注入により、ｎ+ 型
ソース・ドレイン領域を形成する工程と、からなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33761192A JPH06188257A (ja) | 1992-12-17 | 1992-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33761192A JPH06188257A (ja) | 1992-12-17 | 1992-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188257A true JPH06188257A (ja) | 1994-07-08 |
Family
ID=18310280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33761192A Pending JPH06188257A (ja) | 1992-12-17 | 1992-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504024A (en) * | 1995-07-14 | 1996-04-02 | United Microelectronics Corp. | Method for fabricating MOS transistors |
-
1992
- 1992-12-17 JP JP33761192A patent/JPH06188257A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504024A (en) * | 1995-07-14 | 1996-04-02 | United Microelectronics Corp. | Method for fabricating MOS transistors |
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