JPH0888198A

JPH0888198A - 半導体装置の製造方法

Info

Publication number: JPH0888198A
Application number: JP18133595A
Authority: JP
Inventors: Katsuichi Fukui; 勝一福井
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1994-07-19
Filing date: 1995-07-18
Publication date: 1996-04-02

Abstract

(57)【要約】【目的】ポリサイド層１７を構成するタングステンシ
リサイド層９の異常酸化反応、および膜剥れ・段切れの
発生を防止することができ、従来の製造方法に比べ半導
体装置の平坦性を向上させることができ、かつ半導体装
置製造のスル−プットを向上させることができる半導体
装置の製造方法を提供すること。【構成】多結晶シリコン層１０とタングステンシリサ
イド層９とで構成されたポリサイド層１７の上面にシリ
コンキャップ層８を形成した後、これらを同時にエッチ
ングして所定のパタ−ンを形成し、第１回目の熱酸化処
理を施してタングステンシリサイド層９を多結晶化する
と共に拡散層上に酸化膜１３を形成する。次に、全面に
ＳｉＯ₂ 膜１４を形成し、エッチングを施してサイドウ
ォ−ル１５を形成した後、第２の熱酸化処理を施して酸
化膜１６を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には、多結晶シリコン層上に金属シ
リサイド層が形成されたポリサイド層を有する半導体装
置の製造方法に関する。

【０００２】

【従来の技術】半導体装置を製造する場合、酸化シリコ
ン膜などの絶縁膜に対して複数回の除去処理及び熱酸化
処理を施すが、その際、半導体基板上に形成されたポリ
サイド層にあっては、膜剥がれや段切れが生じたり、金
属シリサイドが異常に酸化されたりする可能性がある。
膜剥がれは熱処理の際における膜応力の変化によって生
じ、段切れは同じく前記膜応力の変化による段差部など
でのクラックの発生によって生じる。また、異常酸化は
以下のようにして生じる。一例として、ＭＯＳトランジ
スタのゲ−ト電極をポリサイド構造で形成する場合につ
いて説明する。

【０００３】ポリサイド層を構成する金属シリサイドが
タングステンシリサイド（ＷＳｉｘ：ｘ＞２）の場合、
ＷＳｉｘに一度熱酸化処理を施すと、ＷＳｉｘ＋（ｘ−２）Ｏ₂ →ＷＳｉ₂ ＋（ｘ−２）Ｓｉ
Ｏ₂ の反応式で表される反応により、ＷＳｉｘは結晶化して
ＷＳｉ₂ のストイキオメトリを持ち、グレインを形成す
る。その一方で、ＷＳｉｘ中の余剰のシリコンが酸化さ
れて酸化シリコン（ＳｉＯ₂ ）となりこれがＷＳｉ₂ グ
レイン層表面を被覆する。次に、トランジスタのＬＤＤ
（Lightly Doped Drain ）構造形成のための最初のイオ
ン注入が行われた後、絶縁膜（ＳｉＯ₂ 膜）を成膜して
から異方性エッチングを行うことによりスペーサ構造
（サイドウォール）を形成するが、この時前記タングス
テンシリサイド層表面を被覆している前記絶縁膜は異方
性エッチングによりかなり薄いものとなってしまい、次
の熱酸化処理工程（二回目の熱酸化処理工程で、ＭＯＳ
トランジスタの拡散層上に絶縁膜を形成する工程）でタ
ングステンシリサイド層への酸素の拡散供給を抑制しに
くい膜厚となっている。この状態で、前記二回目の熱酸
化処理を施すと、図６（ａ）に示したように、タングス
テンシリサイド層表面のＳｉＯ₂ 膜１中を拡散してくる
酸素２と、タングステンシリサイド層９の下側にある多
結晶シリコン層１０からＷＳｉ₂ グレイン４のグレイン
バウンダリーを拡散してくるシリコン５との供給バラン
スが保たれている時は、タングステンシリサイド層９と
ＳｉＯ₂ 膜１との界面付近で、（正常酸化）Ｓｉ＋Ｏ₂ →ＳｉＯ₂ の反応式で表される正常酸化反応のみが進行する。これ
に対して前記供給バランスが崩れて酸素２の供給が過剰
になると、図６（ｂ）に示したように、ＷＳｉｘグレイ
ン４そのものが酸化され、下式で示される異常酸化反応
が生じる。（異常酸化）ＷＳｉ₂ ＋（７／２）Ｏ₂ →ＷＯ₃ ＋２
ＳｉＯ₂ 上式に示したように異常酸化反応が生じると、ＷＯ₃
（酸化タングステン６）が生成される。いったん、前記
異常酸化反応が生じると、ＷＳｉ₂ グレイン４の破壊に
よる電気抵抗値の増大、ＷＯ₃ （酸化タングステン）６
の生成による体積膨張、ひいては膜剥れや断線などを引
き起こす。なお図６において、符号３はＳｉＯ₂ 分子を
示している。

【０００４】これらの現象を回避するため、ポリサイド
層の上層側を構成するシリサイド層表面に予めシリコン
酸化膜、あるいはシリコン窒化膜、あるいはＰＳＧ（Ph
ospho Silicata Glass）膜等の絶縁キャップ層を形成し
ておく方法（特開平５−２２６６７１号公報）が提案さ
れている。図７は前記公報に開示された製造方法によっ
て半導体装置を製造する場合の各工程順を模式的に示し
た断面図である。なお図７において、各構成部品を示す
符号は前記公報に記載された符号に１００を加算した値
となっている。

【０００５】前記公報に開示された発明は、フロ−ティ
ングゲ−ト層とコントロ−ルゲ−ト層とを有するＥＰＲ
ＯＭあるいはＥ² ＰＲＯＭのような不揮発性メモリなど
の半導体装置において、１層目のポリシリコン層である
フロ−ティングゲ−ト層１０８と２層目のポリシリコン
層１２２とシリサイド層１２４とからなるポリサイド構
造のコントロ−ルゲ−ト層１２５との側壁に、チャ−ジ
リテンション向上のための側壁絶縁物１３０ａを形成す
る際、ポリサイド構造におけるシリサイド層１２４の段
切れや膜剥れ現象を発生させず、コントロ−ルゲ−ト層
１２５の低抵抗化を図り、動作スピ−ドの向上を図るこ
とができる方法の提供を目的としている。そのため、フ
ロ−ティングゲ−ト層１０８の表面に、絶縁層１００を
介してポリサイド構造のコントロ−ルゲ−ト層１２５を
形成（図７（ａ））した後、上層側の（タングステン）
シリサイド層１２４の表面に（ＳｉＯ₂ 膜等の）絶縁キ
ャップ層１２６を形成し（図７（ｂ））、その後、前記
３層を所定のパタ−ンにエッチングし、側壁を酸化して
絶縁膜１３０ａを形成している（図７（ｃ））。

【０００６】熱酸化処理の前に予め絶縁キャップ層１２
６を形成しておけば、絶縁キャップ層１２６が酸素の拡
散供給を律速・抑制するため、シリサイド層１２４と絶
縁キャップ層１２６との界面付近でシリコンと酸素との
供給バランスを崩すことなく正常な酸化反応を行なわせ
ることが可能になる。

【０００７】

【発明が解決しようとする課題】しかし、特開平５−２
２６６７１号公報に開示された半導体装置の製造方法に
は、以下に示す課題がある。前もってかなりの膜厚の絶
縁キャップ層１２６をシリサイド層１２４表面に堆積さ
せる工程が必要である。加えて、絶縁キャップ層１２６
を異方性エッチングするにはフッ素系のガスを用い、ポ
リサイド層１２５を異方性エッチングするには塩素系の
ガスを用いる必要があるので、絶縁キャップ層１２６と
ポリサイド層１２５とを所定のパターンにエッチングす
るには、まず上層である絶縁キャップ層１２６をエッチ
ングしてから供給ガス種を切り換えてポリサイド層１２
５をエッチングしなければならず、必ず二段階のエッチ
ング工程が必要となる。この方法では、工程時間・工程
数が共に増加するため、半導体製造スピードが遅くなる
（スループットが低くなる）という課題がある。

【０００８】さらに、シリサイド層１２４の上面に形成
される絶縁キャップ層１２６は、半導体製造工程中の絶
縁膜除去工程などで膜減りを起こし、ある程度まで薄く
なると熱酸化工程で異常酸化を引き起こしてしまうの
で、最初に絶縁キャップ層１２６をかなり厚めに形成し
ておかなければならない。このためゲ−ト電極部の高さ
が高くなって半導体装置の平坦性が損なわれるという課
題がある。

【０００９】本発明は上記課題に鑑みなされたものであ
り、金属シリサイド層の異常酸化反応および膜剥れ・段
切れの発生を防止することができ、また従来の半導体装
置の製造方法に比べ、電極部の高さを低くして半導体装
置の平坦性を向上させ、しかもスル−プットを落とすこ
とのない半導体装置の製造方法を提供することを目的と
している。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法（１）は、半導体
基板上にポリサイド層を形成した後、該ポリサイド層を
構成する金属シリサイド層の表面にシリコンキャップ層
を形成し、その後ポリサイド層とシリコンキャップ層と
を所定のパタ−ンにエッチングし、酸化する工程を含む
ことを特徴としている。

【００１１】また本発明に係る半導体装置の製造方法
（２）は、半導体基板上に多結晶シリコン層を形成した
後、枚葉処理式成膜装置を用いて成膜温度５８０℃以上
７２０℃以下で前記多結晶シリコン層上に金属シリサイ
ド層を形成し、次いで５８０℃以上７２０℃以下の成膜
温度で前記金属シリサイド層の表面にシリコンキャップ
層を形成し、その後、前記多結晶シリコン層および前記
金属シリサイド層で構成されるポリサイド層と前記シリ
コンキャップ層とを所定のパタ−ンにエッチングし、酸
化する工程を含むことを特徴としている。

【００１２】上記方法に係る半導体装置の製造方法
（１）および（２）にあっては、金属シリサイド層の表
面にシリコンキャップ層が形成される。ポリサイド層と
シリコンキャップ層とは同一のエッチングガスでエッチ
ングすることが可能であり、所定のパタ−ンにエッチン
グする際、絶縁キャップ層を形成する従来の半導体装置
の製造方法のように絶縁キャップ層とポリサイド層との
二段階に分けてエッチングする必要がなくなる。

【００１３】また、シリコンキャップ層は熱酸化処理中
に供給されるＯ₂ をその表面上で消費してＳｉＯ₂ とす
るので、シリコンキャップ層がすべてＳｉＯ₂ となるま
での間、Ｏ₂ の拡散供給を抑制することができるので、
金属シリサイド層における異常酸化反応を防止するのに
必要な前記シリコンキャップ層の膜厚は絶縁キャップ層
の膜厚の５分の１程度でよく、従来の半導体装置の製造
方法に比べ、ポリサイド構造を用いた電極部の高さを低
くすることができ半導体装置の平坦性が改善される。

【００１４】さらに、前記金属シリサイド層表面に形成
された前記シリコンキャップ層は熱酸化工程で酸化され
て酸化シリコン絶縁膜となって前記金属シリサイド層表
面を被覆する。この酸化シリコン絶縁膜によって前記金
属シリサイド層の異常酸化、及び膜剥れや段切れの発生
が防止される。

【００１５】また上記半導体装置の製造方法（２）にあ
っては、枚葉処理式成膜装置を用いて５８０℃〜７２０
℃の成膜温度で金属シリサイド層を形成した後、５８０
℃〜７２０℃の成膜温度でシリコンキャップ層が連続的
に形成される。

【００１６】１．通常、ＣＶＤ法による（多結晶）シリ
コン成膜はバッチ処理で行われる。バッチ処理で前記金
属シリサイド層の表面にシリコンキャップ層を形成する
場合には、半導体基板の裏面側も成膜ガスにさらされる
ので、前記半導体基板の裏面にもシリコンキャップ層が
形成される。したがって、この場合、前記半導体基板の
裏面に形成されるシリコンキャップ層を除去する工程が
必要になる。このため、工程時間・工程数が多くなり、
半導体装置製造のスル−プットが低下する。また、バッ
チ処理式ＣＶＤで発生するパ−ティクルに加えて、前記
半導体基板の裏面に形成されたシリコンキャップ層を除
去する工程でパ−ティクルが発生するので、歩留りが低
下する。

【００１７】これに対して上記半導体装置の製造方法
（２）にあっては、枚葉処理式成膜装置を用いるので、
ヒーターチャック方式の裏面加熱方法によれば、ＣＶＤ
法によるシリコンキャップ層形成工程で前記半導体基板
の裏面にシリコンキャップ層が形成されることはない。
よって、前記半導体基板の裏面のシリコンキャップ層を
除去する工程が不要となるので、半導体装置製造のスル
−プットを向上させることが可能になると共に、パ−テ
ィクルの発生を抑えることができ、歩留りを向上させる
ことが可能である。

【００１８】２．また、前記ポリサイド層の上層を構成
する金属シリサイド層を５８０℃未満の低温で形成した
場合、シリコン成膜は成膜温度５８０℃以上とする必要
があるのでスループットが悪くなる。また、この場合、
金属シリサイド形成とシリコン成膜とは別の系で行うこ
とになり、半導体基板を別の装置に移す必要が生じる。

【００１９】これに対して上記半導体装置の製造方法
（２）にあっては、５８０℃以上の成膜温度で金属シリ
サイド層が形成されるので、該金属シリサイド層形成
後、同じ反応槽内で連続してシリコンキャップ層を形成
することが可能である。したがって、半導体装置製造の
工程時間・工程数を短縮し、コストダウンを図ることが
可能である。

【００２０】なお、７２０℃を超える温度で金属シリサ
イド層を形成することは好ましくない。７２０℃を超え
ると、金属シリサイドの結晶化が促進されすぎて後の熱
処理工程で異常酸化を生じやすくなる。また、７２０℃
を超える温度でシリコンキャップ層を形成すると、金属
シリサイドが結晶化しすぎるので好ましくない。シリコ
ンキャップ膜の成膜温度はシリサイド成膜温度以下とす
るのがより好ましい。

【００２１】

【実施例】以下、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて説明する。

【００２２】〈実施例１〉図１は実施例１に係る半導体
装置の製造方法で半導体装置（ＭＯＳトランジスタ）の
ゲ−ト電極部を製造する場合の各工程を模式的に示した
断面図である。

【００２３】まず、シリコン基板１２の表面上にゲート
酸化膜１１を形成し、次に、不純物を拡散した多結晶シ
リコン層１０、タングステンシリサイド層９を順次積層
してタングステンポリサイド層１７を形成した後、その
上にシリコンキャップ層８を形成する。ここで、多結晶
シリコン層１０及びタングステンシリサイド層９の形成
方法は特に限定されないが、例えば、スパッタ法あるい
はＣＶＤ法などが採用される。実施例では、ＳｉＨ₄ ：
２５０ｓｃｃｍ、Ｎ₂ ：５００ｓｃｃｍの割合の混合ガ
スを供給し、温度６２０℃、圧力０．３Ｔｏｒｒの条件
下における減圧熱ＣＶＤ法により膜厚約１５０ｎｍの多
結晶シリコン層１０を形成し、ＷＦ₆ ：１．６ｓｃｃ
ｍ、ＳｉＨ₄ ：３００ｓｃｃｍ、Ａｒ：２０ｓｃｃｍの
割合の混合ガスを供給し、温度３８０℃、圧力２００ｍ
Ｔｏｒｒの減圧熱ＣＶＤ法で膜厚約１５０ｎｍのタング
ステンシリサイド（ＷＳｉｘ）層９を形成した。この時
ＷＳｉｘの組成比ｘ＝Ｓｉ／ＷをＲＢＳ法（Rutherford
Back Scattering）で調べたところ２．４５であった。
また、シリコンキャップ層８の形成法も特に限定される
ものではなく、非晶質シリコン層であっても多結晶シリ
コン層であっても構わない。実施例では、ＳｉＨ₄ ：２
５０ｓｃｃｍ、Ｎ₂ ：５００ｓｃｃｍの割合の混合ガス
を供給し、温度６２０℃、圧力０．３Ｔｏｒｒの条件下
における減圧熱ＣＶＤ法により、膜厚約３０ｎｍの多結
晶シリコン層８を形成した。次に、多結晶シリコン層８
の上面にレジストなどの感光材料を用いてフォトレジス
トパターン７を形成する（図１（ａ））。

【００２４】次に、工程（ａ）で形成されたフォトレジ
ストパタ−ン７に従ってエッチングを行い、所定のパタ
−ンを形成し、電極部２０を形成する。該エッチングに
は例えば、ＥＣＲエッチングならば、エッチングガスと
して塩素（Ｃｌ₂ ）と酸素（Ｏ₂ ）をそれぞれ６０ｓｃ
ｃｍと１２ｓｃｃｍの割合で供給し、圧力５ｍＴｏｒ
ｒ、ＲＦパワー１５０Ｗの条件下で行えば、シリコンキ
ャップ層８もろともタングステンポリサイド層１７を容
易にエッチングすることができる（図１（ｂ））。次
に、不要となったフォトレジストパタ−ン７を除去した
後（図１（ｃ））、酸素雰囲気中で温度９５０℃、処理
時間１時間の第１回目の熱酸化処理を施してタングステ
ンシリサイド層９の結晶化を図ると共に、電極部２０お
よび拡散層（図示せず）上にそれぞれ酸化膜（ＳｉＯ₂
膜）１３ａ、１３ｂを形成し、次にＬＤＤ構造形成のた
めのイオン注入を行う（図１（ｄ））。

【００２５】次に、スペ−サ構造を形成するための絶縁
膜（ＳｉＯ₂ 膜）１４を全面に形成する。絶縁膜１４の
材質は特に限定されるものではなく、シリコン窒化膜あ
るいはＰＳＧ膜等でもよいが実施例ではＳｉＯ₂ 膜を採
用した。また、その形成方法も特に限定されるものでは
なく、例えば、減圧ＣＶＤ法、プラズマＣＶＤ法、Ｓｉ
（ＯＣ₂ Ｈ₅ ）₄ （略称、ＴＥＯＳ）を用いたＣＶＤ法
などがあるが、実施例ではＳｉＨ₄ ：６５ｓｃｃｍ、Ｎ
₂ Ｏ：３２５０ｓｃｃｍの割合の混合ガスを供給し、温
度８５０℃、圧力０．３５ｍＴｏｒｒの条件下で、減圧
ＣＶＤ法により絶縁膜１４としてのＳｉＯ₂ 膜を形成し
た（図１（ｅ））。次に、異方性エッチングを施してサ
イドウォール１５を形成し（図１（ｆ））、その後、酸
素雰囲気中で温度９００℃、３０分の第２回目の熱酸化
処理を施し、電極部２０および拡散層（図示せず）上に
それぞれ酸化膜（ＳｉＯ₂ 膜）１６ａ、１６ｂを形成し
た（図１（ｇ））。この時、タングステンシリサイド層
９に異常酸化反応は生じなかった。また、膜剥れや段切
れも発生しなかった。

【００２６】〈比較例〉特開平５−２２６６７１号公報
記載の方法にしたがってポリサイド層を構成する金属シ
リサイド層の表面に絶縁キャップ層を形成して、同様の
実験を行った。ここで、絶縁キャップ層としてＴＥＯＳ
を用いたＣＶＤ法で酸化シリコン層を膜厚約１５０ｎｍ
にしたものと膜厚約２００ｎｍにしたものとの２種類の
サンプルを形成し、そのエッチングは、ＣＦ₄ とＣＨＦ
₃ を用いたＲＩＥ法で行った。これ以外の成膜、エッチ
ング、熱処理及びイオン注入工程は、上記した実施例の
場合と全く同様の条件で行った。その結果、酸化シリコ
ン層の膜厚が２００ｎｍのサンプルでは第２回目の熱酸
化処理でも異常酸化を生じなかったが、膜厚が１５０ｎ
ｍのサンプルでは、金属シリサイド層に異常酸化が生じ
た。

【００２７】以上説明したように実施例１に係る半導体
装置の製造方法にあっては、所定のパタ−ンをエッチン
グ形成する場合、従来の製造方法の場合のように２段階
に分けて行う必要がなく、タングステンポリサイド層１
７とシリコンキャップ層８とを一度にエッチングするこ
とができるので、エッチング工程を簡略化することがで
きる。これにより、従来の製造方法に比べて半導体装置
製造のスル−プットを向上させることができる。

【００２８】また、金属シリサイド層の表面に形成され
るキャップ層の膜厚が、比較例の絶縁キャップ層の場合
には２００ｎｍ程度必要であったのに対し、実施例１の
シリコンキャップ層８の場合には３０ｎｍ程度で良く、
電極部の高さを低く抑えることができる。これにより実
施例１に係る半導体装置の製造方法を用いれば、従来の
製造方法を用いる場合に比べて半導体装置の平坦性を向
上させることができる。

【００２９】また実施例１に係る半導体装置の製造方法
にあっては、タングステンシリサイド層９の表面に多結
晶シリコンで構成されたシリコンキャップ層８が形成さ
れ、工程（ｄ）で示した第１回目の熱酸化処理の時にシ
リコンキャップ層８の一部が酸化されて酸化シリコン膜
１３ａとなる。この酸化シリコン膜１３ａは工程（ｆ）
で示したサイドウォ−ル１５形成時にほぼ除去されてし
まうが、工程（ｇ）で示した第２回目の熱酸化処理の時
には、前記第１回目の熱酸化処理時に酸化されずに残っ
た多結晶シリコンが酸化されるだけで前記第１回目の熱
酸化処理時に多結晶化したタングステンシリサイド層９
は酸化されない。すなわち実施例１に係る製造方法で半
導体装置を製造すれば、タングステンシリサイド層９に
異常酸化反応は生じない。また上記内容からわかるよう
に、半導体製造工程で施される熱酸化処理工程及び絶縁
膜除去工程の回数・程度に応じて予めシリコンキャップ
層８を前記処理工程に耐え得るのに程よい厚さに形成し
ておけば、熱酸化処理及び絶縁膜除去処理を複数回繰り
返してもタングステンシリサイド層９が異常酸化される
ことはない。

【００３０】加えて、前記酸化されずに残った多結晶シ
リコンが酸化されてタングステンシリサイド層９表面に
絶縁膜として酸化シリコン膜１６ａが形成されるので、
該酸化シリコン膜１６ａにより金属シリサイド層である
タングステンシリサイド層９を保護することができ、タ
ングステンシリサイド層９の膜はがれ、段切れ等の発生
を防止することができる。

【００３１】なお、上記実施例１では金属シリサイド層
としてタングステンシリサイド層９を採用した場合を示
したが、別の実施例では、金属シリサイド層としてモリ
ブデンシリサイド層を採用してもよい。この場合も同様
の効果を得ることができる。

【００３２】〈実施例２〉次に、実施例２に係る半導体
装置の製造方法を図２〜図５に基づいて説明する。な
お、実施例２に係る半導体装置の製造方法にあっても、
金属シリサイド層としてはタングステンシリサイド層を
採用している。図２は実施例２に係る半導体装置の製造
方法で用いられる枚葉処理式成膜装置を概略的に示した
断面図であり、図３は前記枚葉処理式成膜装置を構成す
るウエハ−カセット２２ａを概略的に示したＡ−Ａ線断
面図である。図４は前記枚葉処理式成膜装置を構成する
タングステンシリサイドチャンバ２８を概略的に示した
Ｂ−Ｂ線断面図である。

【００３３】図２において２１は複数個のチャンバを備
えた枚葉処理式の減圧ＣＶＤ装置を示している。減圧Ｃ
ＶＤ装置２１にあっては、ウエハ−カセット２２ａが配
設されたカセットチャンバ２２の間にロ−ドロックチャ
ンバ２３が配設され、ロ−ドロックチャンバ２３とトラ
ンスポ−トチャンバ２４とがバッファステ−ション２５
により接続されている。ウエハ−カセット２２ａには、
図３に示したように、ウエハ−４０が２５枚までセット
可能になっており、左右カセット合わせて最大５０枚ま
でセット可能となっている。ロ−ドロックチャンバ２３
内にはロボットア−ム２９ａが配設され、トランスポ−
トチャンバ２４内にはロボットア−ム２９ｂが配設され
ている。また、トランスポ−トチャンバ２４の一方の側
面にはブランケットタングステンチャンバ２６がバルブ
２７を介して接続され、トランスポ−トチャンバ２４の
他方の側面にはタングステンシリサイドチャンバ２８が
バルブ２７を介して接続されている。なお、ブランケッ
トタングステンチャンバ２６とタングステンシリサイド
チャンバ２８とは２つの独立したプロセスチャンバであ
る。

【００３４】減圧ＣＶＤ装置２１を使用する際、ウエハ
−カセット２２ａ内のウエハ４０はロボットア−ム２９
ａに載せられ、２つのウエハ−カセット２２ａより引き
出され、ロ−ドロックチャンバ２３内にあるバッファス
テ−ション２５に置かれ、その後ロボットア−ム２９ｂ
に載せられ、指定されたプロセスチャンバへ搬送され
る。プロセスチャンバに入れられたウエハ４０は、図４
に示した幅１〜２ｍｍのアルミナ製のクランクピン３０
を３本用いた３点支持による押圧固定法によりヒ−タ−
チャック３１に押圧され、５８０℃以上に熱せられてプ
ロセスが実行される。この間ウエハ４０はウエハ−カセ
ット２２ａからフェ−スダウンにて真空中を搬送され
る。なお、図４に示したタングステンシリサイドチャン
バ２８の概略断面図において、３２はガス導入口を示
し、３３は排気口を示している。

【００３５】次に、減圧ＣＶＤ装置２１を用いて半導体
装置を製造する工程を説明する。実施例２の各製造工程
は図１に示した実施例１に係る半導体装置の各製造工程
と基本的には同じである。図５に基づいて実施例２に係
る半導体装置の製造方法を説明するが、各構成部品に付
与した符号は、図１に示した各構成部品の符号に４０を
加えた値となっている。

【００３６】工程（ａ）：シリコン基板５２の表面上に
ゲ−ト酸化膜５１を形成し、その上に不純物を拡散した
多結晶シリコン層５０を約１５０ｎｍ、高温ＣＶＤタン
グステンシリサイド層４９を約１５０ｎｍ順次積層して
タングステンポリサイド層５７を形成した後、更にその
上に連続してシリコンキャップ層４８を約３０ｎｍ堆積
させる。次に、シリコンキャップ層４８の上面にレジス
トなどの感光材料を用いてフォトレジストパタ−ン４７
を形成する。

【００３７】多結晶シリコン層５０は、ＳｉＨ₄ （２５
０ｓｃｃｍ）とＮ₂ （５００ｓｃｃｍ）の混合ガス雰囲
気中、温度６２０℃、圧力０．３Ｔｏｒｒの条件下にお
ける減圧熱ＣＶＤ法により形成し、タングステンシリサ
イド（ＷＳｉｘ）層４９は、ＷＦ₆ （２．５ｓｃｃ
ｍ）、ＳｉＨ₂ Ｃｌ₂ （１８５ｓｃｃｍ）、Ａｒ（１０
０ｓｃｃｍ）の混合ガス雰囲気中、温度７２０℃、圧力
１５０ｍＴｏｒｒの減圧熱ＣＶＤ法により形成した。こ
の時のＷＳｉｘの組成比ｘ＝Ｓｉ／Ｗは２．４３であっ
た。

【００３８】シリコンキャップ層４８は、タングステン
シリサイド層４９を形成した後、同じ反応槽内（タング
ステンシリサイドチャンバ２８内）で連続して同じ温度
７２０℃で、ＳｉＨ₄ （３００ｓｃｃｍ）、Ａｒ（２０
０ｓｃｃｍ）の混合ガス雰囲気中、圧力０．３Ｔｏｒｒ
の条件下で多結晶シリコン層を形成した。なお、シリコ
ンキャップ層４８としては、非晶質シリコン層であって
もよい。上記タングステンシリサイド層４９及びシリコ
ンキャップ層４８の連続的形成の工程所要時間は、ウエ
ハ−２５枚の処理で２００分であった。

【００３９】工程（ｂ）〜工程（ｇ）：図１に示した実
施例１に係る半導体装置の製造方法における工程（ｂ）
〜工程（ｇ）と同様である。実施例２の場合において
も、工程（ｇ）において酸素雰囲気中で９００℃、３０
分の熱酸化処理を施したが、膜剥がれや段切れ、異常酸
化は生じなかった。

【００４０】〈実施例３〉タングステンシリサイド層を
減圧熱ＣＶＤ法により５８０℃以下の低温（３８０℃）
で形成し、かつシリコンキャップ層として減圧熱ＣＶＤ
法によりバッチ処理で多結晶シリコン層を形成し、実施
例２の場合と同様の実験を行った。タングステンシリサ
イド層をＷＦ₆ （１．６ｓｃｃｍ）、ＳｉＨ₄ （３００
ｓｃｃｍ）、Ａｒ（２０ｓｃｃｍ）の混合ガス雰囲気中
で、温度３８０℃、圧力２００ｍＴｏｒｒの減圧熱ＣＶ
Ｄ法により１５０ｎｍ形成した。この時のＷＳｉｘの組
成比ｘは２．４５であった。シリコンキャップ層とし
て、ＳｉＨ₄ （２５０ｓｃｃｍ）とＮ₂ （５００ｓｃｃ
ｍ）の混合ガス雰囲気中、温度６２０℃、圧力０．３Ｔ
ｏｒｒの条件下における減圧熱ＣＶＤ法により膜厚約３
０ｎｍの多結晶シリコン層を形成した。

【００４１】バッチ処理式の多結晶シリコンＣＶＤで
は、ウエハ−の裏面にも多結晶シリコン層が形成され
る。実施例３の場合、ウエハ−表面の全面をレジストで
覆った後、フッ硝酸（ＨＦ＋ＨＮＯ₃ ）を用いて裏面に
形成された多結晶シリコン層を除去した。その後、硫酸
を用いてウエハ−表面のレジストを除去した。通常、バ
ッチ処理式の多結晶シリコンＣＶＤではパ−ティクルが
１５〜２０個増加し、レジスト剥離工程では４０〜５０
個増加する。したがって、上記工程にしたがってタング
ステンシリサイド層上にシリコンキャップ層を形成する
と、パ−ティクルが５５〜７０個増加する可能性があ
る。

【００４２】また、ウエハ−を２５枚処理するのにタン
グステンシリサイド層の形成からシリコンキャップ層の
形成までの各工程に要する時間は、以下のとおりであっ
た。ＷＳｉｘＣＶＤ：１３７．５分（枚葉処理）、
洗浄：４０分（バッチ処理）、多結晶シリコン層
（シリコンキャップ層）ＣＶＤ：１２０分（バッチ処
理）、レジスト塗布：３７．５分（枚葉処理）、裏
面多結晶シリコン層除去：３５分（バッチ処理）、レ
ジスト剥離：４０分（バッチ処理）であり、合計４１０
分要した。

【００４３】上記実施例３に対して実施例２に係る半導
体装置の製造方法にあっては、枚葉処理式の減圧ＣＶＤ
装置２１によりタングステンシリサイド層（ＷＳｉｘ
層）４９の形成後、連続してシリコンキャップ層４８を
形成するので、上記実施例３の〜の工程のうち、
、、、の工程を省くことができる。また、バッ
チ処理では熱衝撃を防止するために、ウエハーの装置反
応槽内への挿入及び取出しを非常にゆっくりと行う必要
があるので枚葉式処理を行えば、工程に要する時間を
短縮することができる。したがって、実施例２に係る半
導体装置の製造方法にあっては、上記実施例３に従って
シリコンキャップ層を形成する場合に比べて、パ−ティ
クル数を５５〜７０個低減させることができると共に、
ウエハ−２５枚の処理に関する工程所要時間を２１０分
（約５０％）短縮することができた。

【００４４】以上説明したように実施例２に係る半導体
装置の製造方法にあっては、枚葉処理式の減圧ＣＶＤ装
置２１を用いてタングステンシリサイド層４９を７２０
℃で形成した後、該温度を保持した状態で連続的にシリ
コンキャップ層４８を形成するので、シリコンキャップ
層４８をバッチ式ＣＶＤ法で形成する場合に比べて工程
数を低減させることができ、半導体装置製造のスル−プ
ットを向上させることができる。また、パ−ティクルの
発生数を低減させることができ、歩留りを向上させるこ
とができる。

【００４５】なお、上記実施例２では金属シリサイド層
としてタングステンシリサイド層４９を用いる場合を示
したが、別の実施例では、金属シリサイド層としてモリ
ブデンシリサイド層を用いてもよく、この場合も同様の
効果を得ることができる。

【００４６】

【発明の効果】以上詳述したように本発明に係る半導体
装置の製造方法（１）及び（２）にあっては、ポリサイ
ド層とシリコンキャップ層とを同時にエッチングするこ
とができるので、従来の製造方法の場合のように絶縁キ
ャプ層とポリサイド層との２段階に分けてエッチングす
る必要がなくなり、エッチング工程を簡略化することが
でき、半導体装置製造におけるスル−プットを向上させ
ることができる。

【００４７】また、前記シリコンキャップ膜厚を従来の
絶縁キャップ層の膜厚に比べ薄くできるので半導体装置
の平坦性を向上させることができる。

【００４８】さらに、前記シリコンキャップ層の膜厚を
適正に設定しておけば、複数回の絶縁膜除去工程及び熱
処理工程を経ても、金属シリサイド層の異常酸化の発生
を防ぐことができ、金属シリサイド層における膜剥れ、
段切れ等の発生を防止することができる。

【００４９】また、本発明に係る半導体装置の製造方法
（２）にあっては、枚葉処理式成膜装置を用い金属シリ
サイド層を５８０℃〜７２０℃の温度で形成することに
より、金属シリサイド層の形成に続けて同じ反応槽内で
連続的にシリコンキャップ層を形成することができるの
で、バッチ処理式成膜装置を用いる場合に比べて工程数
を低減させることができ、半導体装置製造のスル−プッ
トを向上させることができる。また、工程数を低減させ
ることができる分、各製造工程に伴うパ−ティクルの発
生を抑えることができ、歩留りを向上させることができ
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｇ）は本発明の実施例１に係る半導
体装置の製造方法の各工程を模式的に示した断面図であ
る。

【図２】本発明の実施例２に係る半導体装置の製造方法
で用いられる枚葉処理式減圧ＣＶＤ装置を概略的に示し
た断面図である。

【図３】実施例２に係る半導体装置の製造方法で用いら
れる枚葉処理式減圧ＣＶＤ装置を構成するウエハ−カセ
ットを概略的に示したＡ−Ａ線断面図である。

【図４】実施例２に係る半導体装置の製造方法で用いら
れる枚葉処理式減圧ＣＶＤ装置を構成するタングステン
シリサイドチャンバを概略的に示したＢ−Ｂ線断面図で
ある。

【図５】（ａ）〜（ｇ）は実施例２に係る半導体装置の
製造方法の各工程を模式的に示した断面図である。

【図６】（ａ）は正常な酸化反応が進行している場合に
おける金属シリサイド層と酸化シリコン膜との界面付近
の状態を模式的に示した断面図であり、（ｂ）は異常な
酸化反応が進行している場合における金属シリサイド層
と酸化シリコン膜との界面付近の状態を模式的に示した
断面図である。

【図７】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の各工程を模式的に示した断面図である。

【符号の説明】

８、４８シリコンキャップ層９、４９タングステンシリサイド層（金属シリサイド
層）１０、５０多結晶シリコン層１２、５２シリコン基板１７、５７ポリサイド層２１枚葉処理式減圧ＣＶＤ装置

Claims

【特許請求の範囲】

【請求項１】半導体基板上にポリサイド層を形成した
後、該ポリサイド層を構成する金属シリサイド層の表面
にシリコンキャップ層を形成し、その後ポリサイド層と
シリコンキャップ層とを所定のパターンにエッチング
し、酸化する工程を含むことを特徴とする半導体装置の
製造方法。
【請求項２】半導体基板上に多結晶シリコン層を形成
した後、枚葉処理式成膜装置を用いて成膜温度５８０℃
以上７２０℃以下で前記多結晶シリコン層上に金属シリ
サイド層を形成し、次いで５８０℃以上７２０℃以下の
成膜温度で前記金属シリサイド層の表面にシリコンキャ
ップ層を形成し、その後、前記多結晶シリコン層および
前記金属シリサイド層で構成されるポリサイド層と前記
シリコンキャップ層とを所定のパタ−ンにエッチング
し、酸化する工程を含むことを特徴とする半導体装置の
製造方法。