JP3686163B2 - 半導体集積回路装置の製造方法およびその製造装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、少なくとも１層をタングステンシリサイド膜によって構成されたゲート電極からなるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の高速化に伴った半導体素子の開発課題の一つに、ＭＩＳＦＥＴのゲート電極材料の低抵抗化がある。
【０００３】
ＭＩＳＦＥＴのゲート電極として従来から用いられている多結晶シリコン膜に代わって、より低抵抗の材料である高融点金属（例えば、Ｍｏ、Ｗ、Ｔａ、Ｔｉ）膜またはそのシリサイド膜と多結晶シリコン膜との重ね膜（ポリサイド膜）が検討されている。
【０００４】
高融点金属膜は多結晶シリコン膜に比べて約２桁低い抵抗値を有するが、シリコンとの接触抵抗、ＭＩＳ特性の不安定性などの問題がある。これに対して、高融点金属シリサイド膜／多結晶シリコン膜の２層構造の膜は、多結晶シリコン膜によって構成されたゲート電極の製造プロセスと互換性があり、また、多結晶シリコン膜に比べて約１桁低い抵抗値を実現できることから、実用化の検討が進められている。
【０００５】
なかでも、タングステンシリサイド（ＷＳｉｘ，０＜ｘ≦２）膜は、膜中に含まれる放射性元素が少ないのでソフトエラーによる半導体素子の信頼度の低下が起こりにくい、また、細い線幅でも高い信頼度が得られるなどの利点を有していることから、ＷＳｉｘ膜／多結晶シリコン膜の２層構造の膜（タングステンポリサイド膜）はゲート電極材料として採用されている。
【０００６】
以下に、タングステンポリサイド膜によって構成されたゲート電極からなるＭＩＳＦＥＴの形成方法を示す。
【０００７】
まず、半導体基板の表面にゲート絶縁膜を形成した後、半導体基板上にＣＶＤ（Chemical Vapor Deposition ：化学的気相成長）法によってリンを添加した多結晶シリコン膜およびＷＳｉｘ膜を順次堆積し、次いで、フォトレジストをマスクとして、このＷＳｉｘ膜および多結晶シリコン膜を順次加工し、タングステンポリサイド膜によって構成されるゲート電極を形成する。次に、上記フォトレジストを除去した後、半導体基板をＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、フッ酸（ＨＦ）溶液によって洗浄し、半導体基板の表面に付着している汚染物質を除去する。
【０００８】
次いで、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）を形成するために、ゲート電極をマスクとしてイオン打ち込み法によってｎ型不純物を半導体基板に注入した後、上記ｎ型不純物の活性化を行うために、例えば、９００℃で窒素雰囲気中において半導体基板に熱処理を施す。
【０００９】
次に、半導体基板上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッチングしてゲート電極の側壁にサイドウォールスペーサを形成する。
【００１０】
なお、タングステンポリサイド膜によって構成されるゲート電極を有するＭＩＳＦＥＴについては、例えば、特開平４−３４２１６４号公報に記載がある。
【００１１】
【発明が解決しようとする課題】
しかしながら、タングステンポリサイド膜によって構成されるゲート電極からなるＭＩＳＦＥＴの前記形成方法には、以下の問題点があることを本発明者は見い出した。
【００１２】
すなわち、タングステンポリサイド膜の上層をなすＷＳｉｘ膜の表面状態は非常に不安定であるため、露出したＷＳｉｘ膜が設けられた半導体基板にｎ型不純物の活性化のための８００℃以上の高温の熱処理を施すと、ＷＳｉｘ膜の組成変化が生じてしまう。また、ＷＳｉｘ膜の露出面に直接ＣＶＤ法によって絶縁膜を形成するなどの成膜処理を施すと、ＷＳｉｘ膜と成膜材料との化学反応によって、ＷＳｉｘ膜の膜質変化が生じる。
【００１３】
このようなＷＳｉｘ膜の組成変化または膜質変化が生じると、ＷＳｉｘの結晶粒界が移動し、図１１に示すように、ＷＳｉｘ膜５の露出面にＷまたはＷＳｉ１３が析出して隣接するＭＩＳＦＥＴのゲート電極間で短絡不良が生じてしまう。
【００１４】
特に、タングステンポリサイド膜をプラズマを用いたドライエッチング法によって加工した後のＷＳｉｘ膜の露出面は、プラズマによってダメージを受けており、ＷＳｉｘ膜の上記組成変化または膜質変化はより顕著となる。
【００１５】
本発明の目的は、少なくとも１層をＷＳｉｘ膜によって構成されたゲート電極からなるＭＩＳＦＥＴの信頼度を向上することができる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、
（１）本発明の半導体集積回路装置の製造方法は、ＷＳｉｘ膜の露出面を、酸化シリコンをエッチングしない液またはシリコンを酸化することが可能な液を用いて洗浄することによって、ＷＳｉｘ膜の露出面に自然酸化膜を形成した直後に、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００１８】
（２）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す際、半導体基板を６００℃以下の温度で熱処理装置の炉内へ挿入してＷＳｉｘ膜の露出面に自然酸化膜を形成した後、挿入した熱処理装置の炉内において半導体基板に前記熱処理を施すものである。
【００１９】
（３）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板に成膜処理を施す際、半導体基板を６００℃以下の温度で成膜処理装置の炉内へ挿入してＷＳｉｘ膜の露出面に自然酸化膜を形成した後、挿入した成膜処理装置の炉内において半導体基板に前記成膜処理を施すものである。
【００２０】
（４）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板を残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中で熱処理装置へ挿入し、続いて、残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中の炉内において昇温および８００〜９００℃の温度で半導体基板に熱処理を施すことによって、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２１】
（５）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板をＮＨ3 ガス雰囲気中でプラズマ処理することによって、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２２】
（６）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板に６００℃以下の温度で熱酸化処理を施すことによって、ＷＳｉｘ膜の露出面に酸化膜を形成した後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２３】
（７）また、本発明の半導体集積回路装置の製造方法は、ＷＳｉｘ膜上をＷＳｉｘ膜以外の膜で覆い、次いで、半導体基板に８００℃以上の温度で熱処理を施すことによってＷＳｉｘ膜の結晶を流動させた後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２４】
上記した手段（１）、（２）、（４）〜（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒化膜を形成した後に８００℃以上の高温の熱処理を半導体基板に施しているので、この熱処理によってＷＳｉｘ膜の組成が変化しても、ＷＳｉｘ膜を覆った酸化膜または窒化膜によってＷまたはＷＳｉの析出を防ぐことができる。
【００２５】
また、上記した手段（１）、（３）〜（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒化膜を形成した後に成膜処理を半導体基板に施しているので、ＷＳｉｘ膜と成膜材料との化学反応によってＷＳｉｘ膜の膜質が変化することはなく、ＷまたはＷＳｉの析出を防ぐことができる。
【００２６】
また、上記した手段（７）によれば、ＷＳｉｘ膜上をＷＳｉｘ膜以外の膜で覆った状態で半導体基板に施される８００℃以上の高温の熱処理によって、ＷＳｉｘ膜の結晶粒界を移動させ、その組成を安定させているので、この後に、露出したＷＳｉｘ膜が設けられた半導体基板に８００℃以上の高温の熱処置または成膜処理を施しても、ＷＳｉｘ膜の組成変化または膜質変化は起きにくく、ＷまたはＷＳｉの析出を防ぐことができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
本発明の一実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図１〜図３を用いて説明する。
【００３０】
まず、図１に示すように、半導体基板１の主面上に素子分離用のフィールド絶縁膜２を形成した後、ゲート絶縁膜３を約９ｎｍの膜厚で形成する。
【００３１】
次に、半導体基板１上にＣＶＤ法によってリンを添加した多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積する。これら多結晶シリコン膜４およびＷＳｉｘ膜５の厚さは、例えば、それぞれ７０ｎｍおよび１５０ｎｍである。次に、フォトレジストをマスクとしてＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した後、フォトレジストを除去し、次いで、半導体基板１をＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、ＨＦ溶液で洗浄して半導体基板１の表面に付着している汚染物質を除去することによって、ＷＳｉｘ膜５および多結晶シリコン膜４から構成されるゲート電極６を形成する。
【００３２】
なお、ＷＳｉｘ膜５および多結晶シリコン膜４の加工は、例えば、Ｃｌ2 ＋Ｏ2 ガスを用いて、マイクロ波と磁場によるＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）によって起きるプラズマ放電を利用したマイクロ波プラズマエッチング法によって行われる。
【００３３】
次に、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ゲート電極６をマスクとしてイオン打ち込み法によってｎ型不純物を半導体基板１に注入する。
【００３４】
次に、図２に示すように、ＷＳｉｘ膜５を酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜をエッチングしない液、例えば、純水を用いて半導体基板１を洗浄することによって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成する。その直後に、半導体基板１に打ち込まれた上記ｎ型不純物の活性化を行うために、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に熱処理を施す。
【００３５】
次に、図３に示すように、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成することによって、ＭＩＳＦＥＴが完成する。
【００３６】
なお、本実施の形態１では、半導体基板１に打ち込まれたｎ型不純物の活性化のための熱処理を施す直前に、半導体基板１を洗浄することによってＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成したが、この洗浄を行わず、半導体基板１に上記熱処理を施す際に、熱処理装置の炉内へ６００℃以下の温度で半導体基板１を挿入し、挿入時にＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成してもよい。なお、この熱処理装置は、横型熱処理装置または縦型熱処理装置に限らず、雰囲気の制御がより容易なロードロック機構の備わったロードロック付き熱処理装置を用いてもよい。
【００３７】
また、半導体基板１に打ち込まれたｎ型不純物の活性化のための熱処理を施す以前に、半導体基板１に６００℃以下の温度で熱酸化処理を施して、ＷＳｉｘ膜５の露出面に薄い酸化膜を形成してもよい。
【００３８】
このように、本実施の形態１によれば、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成してＷＳｉｘ膜５の表面状態を安定させた後に、９００℃の熱処理を施しているので、この熱処理によってＷＳｉｘ膜５の組成が変化しても自然酸化膜８によってＷまたはＷＳｉの析出を防ぐことができる。
【００３９】
（実施の形態２）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図４および図５を用いて説明する。
【００４０】
まず、前記実施の形態１と同様な製造方法で、フィールド絶縁膜２およびゲート絶縁膜３を形成した後、半導体基板１上にＣＶＤ法によってリンを添加した多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積する。
【００４１】
次に、ＷＳｉｘ膜５を酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜をエッチングしない液、例えば、純水を用いて半導体基板１を洗浄することによって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａを形成する。その直後に、半導体基板１上にＣＶＤ法によって酸化シリコン膜１０を堆積し、次いで、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に第１の熱処理を施すことによってＷＳｉｘの結晶粒界を移動させて、ＷＳｉｘ膜５の組成を安定させる。
【００４２】
次に、図４に示すように、フォトレジストをマスクとして酸化シリコン膜１０、自然酸化膜８ａ、ＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した後、フォトレジストを除去し、次いで、半導体基板１を洗浄することによって、ＷＳｉｘ膜５および多結晶シリコン膜４から構成されるゲート電極６を形成する。
【００４３】
次に、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ゲート電極６をマスクとしてイオン打ち込み法によってｎ型不純物を半導体基板１に注入する。
【００４４】
次に、図５に示すように、ＷＳｉｘ膜５を酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜をエッチングしない液、例えば、純水を用いて半導体基板１を洗浄することによって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８ｂを形成する。その直後に、半導体基板１に打ち込まれた上記ｎ型不純物の活性化を行うために、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に第２の熱処理を施す。
【００４５】
なお、上記第１の熱処理によって、すでにＷＳｉｘ膜５の結晶粒界が移動し、その組成は安定しているので、第２の熱処理を行ってもＷＳｉｘ膜５の組成変化は生じにくい。従って、第２の熱処理の直前に、ＷＳｉｘ膜５の露出面に自然酸化膜８ｂを必ずしも形成する必要はない。
【００４６】
次に、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成する。
【００４７】
なお、本実施の形態２では、ＣＶＤ法によって半導体基板１上に酸化シリコン膜１０を堆積する直前に、半導体基板１を洗浄することによってＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａを形成したが、この洗浄を行わず、半導体基板１にＣＶＤ法によって酸化シリコン膜１０を堆積する際に、ＣＶＤ装置の炉内へ６００℃以下の温度で半導体基板１を挿入し、挿入時にＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａを形成してもよい。
【００４８】
また、ＣＶＤ法によって半導体基板１上に酸化シリコン膜１０を堆積する以前に、半導体基板１に６００℃以下の温度で熱酸化処理を施して、ＷＳｉｘ膜５の露出面に薄い酸化膜を形成してもよい。
【００４９】
このように、本実施の形態２によれば、自然酸化膜８ａを介してＷＳｉｘ膜５上に酸化シリコン膜１０を堆積し、ＷＳｉｘ膜５と酸化シリコン膜１０との反応によるＷＳｉｘ膜５の膜質変化を抑えることによって、ＷまたはＷＳｉの析出を防ぐことができる。
【００５０】
さらに、酸化シリコン膜１０を堆積した後に半導体基板１に施される第１の熱処理によって、ＷＳｉｘ膜５の組成は安定するので、その後、半導体基板１に施される第２の熱処理または成膜処置において、ＷまたはＷＳｉの析出は生じにくい。
【００５１】
（実施の形態３）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図６〜図８を用いて説明する。
【００５２】
まず、前記実施の形態１と同様な製造方法で、前記図１に示したようにＷＳｉｘ膜５および多結晶シリコン膜４からなるゲート電極６を形成する。次いで、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ｎ型不純物を半導体基板１に注入する。
【００５３】
次に、縦型熱処理装置を用い、炉内の酸素濃度を５ｐｐｍ以下に保持した窒素雰囲気中で、８００〜９００℃の温度の熱処理を半導体基板１に施すことによって、前記ｎ型不純物の活性化と同時に、図６に示すように、ＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成する。なお、この熱処理中にＷＳｉｘ膜５の組成変化が徐々に起きるが、窒化膜１１が形成されているためＷまたはＷＳｉの析出は現れない。
【００５４】
次に、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成する。
【００５５】
図７に、ＷＳｉｘ膜５の窒化処理に用いられる縦型熱処理装置を示す。縦型熱処理装置の炉口２１は大気開放されているが、石英管２９よりなる炉内２２は酸素濃度が５ｐｐｍ以下の窒素雰囲気に保たれるように、ガス導入口２３から窒素を導入して酸素濃度の低減が図られている。石英管２９の周囲にはヒータ２８が設けられている。また、半導体基板１を載せたボート２４を挿入する際に起きる大気の巻き込みを防止するために、ガス排気口２５に接続された排気配管２６に設置したバルブ２７を閉じて、ガス導入口２３から炉内２２へ導入された窒素を全て炉口２１から排気しながら、ボート２４は炉内２２へ挿入される。なお、この際、排気配管２６に設置したバルブ２７を閉めずに、充分な窒素を供給しながらボート２４を炉内２２へ挿入してもよく、また、ボートの周囲に充分な窒素を供給しながらボート２４を炉内２２へ挿入してもよい。
【００５６】
なお、本実施の形態３では、縦型熱処理装置を用いてＷＳｉｘ膜５の露出面の窒化処理を行ったが、横型熱処理装置またはロードロック機能の備わったロードロック付き熱処理装置を用いてもよい。
【００５７】
図８にロードロック付き縦型熱処理装置を示す。半導体基板１は、真空ポンプ３０によって真空排気され窒素配管３１によって窒素が導入される前室３２に置かれた後、移載機３５によってウエハカセット３３からバルブ３４を経て窒素雰囲気中に設置されているボート２４に移載される。次いで、ボート２４を炉内２２へ挿入することによって、酸素濃度の低い雰囲気において半導体基板１を炉内２２へ挿入することができる。
【００５８】
このように、本実施の形態３によれば、露出したＷＳｉｘ膜５を８００〜９００℃の温度の窒素雰囲気中において熱処理することによって、ＷＳｉｘ膜５の組成変化と同時にＷＳｉｘ膜５の露出面に薄い窒化膜１１が形成されるので、その後、半導体基板１に熱処理または成膜処理を施しても、ＷまたはＷＳｉの析出を防ぐことができる。
【００５９】
（実施の形態４）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図９および図１０を用いて説明する。
【００６０】
まず、前記実施の形態１と同様な製造方法で、フィールド絶縁膜２およびゲート絶縁膜３を形成した後、半導体基板１上に多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積する。次に、フォトレジスト１２をマスクとして、例えば、図９に示す平行平板型プラズマエッチング装置を用いてＷＳｉｘ膜５および多結晶シリコン膜４を順次加工する。続いて、平行平板型プラズマエッチング装置内にＮＨ3 ガスを流し、励起させたプラズマによって、図１０に示すように、ＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成する。
【００６１】
次に、フォトレジスト１２を除去した後、半導体基板１を洗浄し、次いで、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ｎ型不純物を半導体基板１に注入する。
【００６２】
その後、半導体基板１に打ち込まれた上記ｎ型不純物の活性化を行うために、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に熱処理を施す。次いで、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成する。
【００６３】
このように、本実施の形態４によれば、ＭＩＳＦＥＴのゲート電極６を形成する際、ＷＳｉｘ膜５および多結晶シリコン膜４をプラズマエッチング装置で加工した後、続いて、同じプラズマエッチング装置でＷＳｉｘ膜５の露出面の窒化処理を行うことができる。従って、工程数を増すことなしにＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成することができ、その後、半導体基板１に熱処理または成膜処理を施しても、窒化膜１１によってＷまたはＷＳｉの析出を防ぐことができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
たとえば、前記実施の形態では、ＷＳｉｘ膜と多結晶シリコン膜からなるタングステンポリサイド膜によって構成されたゲート電極に適用したが、ＷＳｉｘ膜のみによって構成されたゲート電極にも適用可能である。
【００６６】
また、前記実施の形態では、ゲート電極を構成するＷＳｉｘ膜に適用したが、半導体素子間を接続する配線層を構成するＷＳｉｘ膜にも適用可能である。
【００６７】
さらに、タングステンシリサイド膜の露出面に自然酸化膜を形成するにあたっては、熱処理法以外にも、ＵＶ＋Ｏ3 酸化ないしプラズマ酸化など、６００℃以下の雰囲気中での酸化であればよく、また別装置で自然酸化膜を形成した後に熱処理装置あるいは成膜装置に持って行ってもよい。
【００６８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６９】
本発明によれば、少なくとも１層をＷＳｉｘ膜によって構成されたゲート電極が設けられた半導体基板に８００℃以上の高温の熱処理または成膜処理を施しても、ＷＳｉｘ膜の組成変化または膜質変化が抑えられて、ＷまたはＷＳｉの析出を防ぐことができるので、隣接するゲート電極間の短絡不良を防いでＭＩＳＦＥＴの信頼度を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図４】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態で用いられる縦型熱処理装置の模式図を示す要部断面図である。
【図８】本発明の他の実施の形態で用いられるロードロック機構の備わった縦型熱処理装置の模式図を示す要部断面図である。
【図９】本発明の他の実施の形態で用いられる平行平板型プラズマエッチング装置の模式図を示す要部断面図である。
【図１０】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１１】従来のＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
４ 多結晶シリコン膜
５ タングステンシリサイド膜（ＷＳｉｘ膜）
６ ゲート電極
７ ｎ型半導体領域（ソース領域、ドレイン領域）
８ 自然酸化膜
８ａ 自然酸化膜
８ｂ 自然酸化膜
９ サイドウォールスペーサ
１０ 酸化シリコン膜
１１ 窒化膜
１２ フォトレジスト
１３ ＷまたはＷＳｉの析出
２１ 炉口
２２ 炉内
２３ ガス導入口
２４ ボート
２５ ガス排気口
２６ 排気配管
２７ バルブ
２８ ヒータ
２９ 石英管
３０ 真空ポンプ
３１ 窒素配管
３２ 前室
３３ ウエハカセット
３４ バルブ
３５ 移載機
３６ 電極
３７ サセプタ
３８ プラズマ
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、少なくとも１層をタングステンシリサイド膜によって構成されたゲート電極からなるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の高速化に伴った半導体素子の開発課題の一つに、ＭＩＳＦＥＴのゲート電極材料の低抵抗化がある。
【０００３】
ＭＩＳＦＥＴのゲート電極として従来から用いられている多結晶シリコン膜に代わって、より低抵抗の材料である高融点金属（例えば、Ｍｏ、Ｗ、Ｔａ、Ｔｉ）膜またはそのシリサイド膜と多結晶シリコン膜との重ね膜（ポリサイド膜）が検討されている。
【０００４】
高融点金属膜は多結晶シリコン膜に比べて約２桁低い抵抗値を有するが、シリコンとの接触抵抗、ＭＩＳ特性の不安定性などの問題がある。これに対して、高融点金属シリサイド膜／多結晶シリコン膜の２層構造の膜は、多結晶シリコン膜によって構成されたゲート電極の製造プロセスと互換性があり、また、多結晶シリコン膜に比べて約１桁低い抵抗値を実現できることから、実用化の検討が進められている。
【０００５】
なかでも、タングステンシリサイド（ＷＳｉｘ，０＜ｘ≦２）膜は、膜中に含まれる放射性元素が少ないのでソフトエラーによる半導体素子の信頼度の低下が起こりにくい、また、細い線幅でも高い信頼度が得られるなどの利点を有していることから、ＷＳｉｘ膜／多結晶シリコン膜の２層構造の膜（タングステンポリサイド膜）はゲート電極材料として採用されている。
【０００６】
以下に、タングステンポリサイド膜によって構成されたゲート電極からなるＭＩＳＦＥＴの形成方法を示す。
【０００７】
まず、半導体基板の表面にゲート絶縁膜を形成した後、半導体基板上にＣＶＤ（Chemical Vapor Deposition ：化学的気相成長）法によってリンを添加した多結晶シリコン膜およびＷＳｉｘ膜を順次堆積し、次いで、フォトレジストをマスクとして、このＷＳｉｘ膜および多結晶シリコン膜を順次加工し、タングステンポリサイド膜によって構成されるゲート電極を形成する。次に、上記フォトレジストを除去した後、半導体基板をＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、フッ酸（ＨＦ）溶液によって洗浄し、半導体基板の表面に付着している汚染物質を除去する。
【０００８】
次いで、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）を形成するために、ゲート電極をマスクとしてイオン打ち込み法によってｎ型不純物を半導体基板に注入した後、上記ｎ型不純物の活性化を行うために、例えば、９００℃で窒素雰囲気中において半導体基板に熱処理を施す。
【０００９】
次に、半導体基板上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッチングしてゲート電極の側壁にサイドウォールスペーサを形成する。
【００１０】
なお、タングステンポリサイド膜によって構成されるゲート電極を有するＭＩＳＦＥＴについては、例えば、特開平４−３４２１６４号公報に記載がある。
【００１１】
【発明が解決しようとする課題】
しかしながら、タングステンポリサイド膜によって構成されるゲート電極からなるＭＩＳＦＥＴの前記形成方法には、以下の問題点があることを本発明者は見い出した。
【００１２】
すなわち、タングステンポリサイド膜の上層をなすＷＳｉｘ膜の表面状態は非常に不安定であるため、露出したＷＳｉｘ膜が設けられた半導体基板にｎ型不純物の活性化のための８００℃以上の高温の熱処理を施すと、ＷＳｉｘ膜の組成変化が生じてしまう。また、ＷＳｉｘ膜の露出面に直接ＣＶＤ法によって絶縁膜を形成するなどの成膜処理を施すと、ＷＳｉｘ膜と成膜材料との化学反応によって、ＷＳｉｘ膜の膜質変化が生じる。
【００１３】
このようなＷＳｉｘ膜の組成変化または膜質変化が生じると、ＷＳｉｘの結晶粒界が移動し、図１１に示すように、ＷＳｉｘ膜５の露出面にＷまたはＷＳｉ１３が析出して隣接するＭＩＳＦＥＴのゲート電極間で短絡不良が生じてしまう。
【００１４】
特に、タングステンポリサイド膜をプラズマを用いたドライエッチング法によって加工した後のＷＳｉｘ膜の露出面は、プラズマによってダメージを受けており、ＷＳｉｘ膜の上記組成変化または膜質変化はより顕著となる。
【００１５】
本発明の目的は、少なくとも１層をＷＳｉｘ膜によって構成されたゲート電極からなるＭＩＳＦＥＴの信頼度を向上することができる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。すなわち、
（１）本発明の半導体集積回路装置の製造方法は、ＷＳｉｘ膜の露出面を、酸化シリコンをエッチングしない液またはシリコンを酸化することが可能な液を用いて洗浄することによって、ＷＳｉｘ膜の露出面に自然酸化膜を形成した直後に、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００１８】
（２）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す際、半導体基板を６００℃以下の温度で熱処理装置の炉内へ挿入してＷＳｉｘ膜の露出面に自然酸化膜を形成した後、挿入した熱処理装置の炉内において半導体基板に前記熱処理を施すものである。
【００１９】
（３）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板に成膜処理を施す際、半導体基板を６００℃以下の温度で成膜処理装置の炉内へ挿入してＷＳｉｘ膜の露出面に自然酸化膜を形成した後、挿入した成膜処理装置の炉内において半導体基板に前記成膜処理を施すものである。
【００２０】
（４）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板を残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中で熱処理装置へ挿入し、続いて、残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中の炉内において昇温および８００〜９００℃の温度で半導体基板に熱処理を施すことによって、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２１】
（５）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板をＮＨ3 ガス雰囲気中でプラズマ処理することによって、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２２】
（６）また、本発明の半導体集積回路装置の製造方法は、露出したＷＳｉｘ膜が設けられた半導体基板に６００℃以下の温度で熱酸化処理を施すことによって、ＷＳｉｘ膜の露出面に酸化膜を形成した後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２３】
（７）また、本発明の半導体集積回路装置の製造方法は、ＷＳｉｘ膜上をＷＳｉｘ膜以外の膜で覆い、次いで、半導体基板に８００℃以上の温度で熱処理を施すことによってＷＳｉｘ膜の結晶を流動させた後、ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を施すものである。
【００２４】
上記した手段（１）、（２）、（４）〜（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒化膜を形成した後に８００℃以上の高温の熱処理を半導体基板に施しているので、この熱処理によってＷＳｉｘ膜の組成が変化しても、ＷＳｉｘ膜を覆った酸化膜または窒化膜によってＷまたはＷＳｉの析出を防ぐことができる。
【００２５】
また、上記した手段（１）、（３）〜（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒化膜を形成した後に成膜処理を半導体基板に施しているので、ＷＳｉｘ膜と成膜材料との化学反応によってＷＳｉｘ膜の膜質が変化することはなく、ＷまたはＷＳｉの析出を防ぐことができる。
【００２６】
また、上記した手段（７）によれば、ＷＳｉｘ膜上をＷＳｉｘ膜以外の膜で覆った状態で半導体基板に施される８００℃以上の高温の熱処理によって、ＷＳｉｘ膜の結晶粒界を移動させ、その組成を安定させているので、この後に、露出したＷＳｉｘ膜が設けられた半導体基板に８００℃以上の高温の熱処置または成膜処理を施しても、ＷＳｉｘ膜の組成変化または膜質変化は起きにくく、ＷまたはＷＳｉの析出を防ぐことができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
本発明の一実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図１〜図３を用いて説明する。
【００３０】
まず、図１に示すように、半導体基板１の主面上に素子分離用のフィールド絶縁膜２を形成した後、ゲート絶縁膜３を約９ｎｍの膜厚で形成する。
【００３１】
次に、半導体基板１上にＣＶＤ法によってリンを添加した多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積する。これら多結晶シリコン膜４およびＷＳｉｘ膜５の厚さは、例えば、それぞれ７０ｎｍおよび１５０ｎｍである。次に、フォトレジストをマスクとしてＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した後、フォトレジストを除去し、次いで、半導体基板１をＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、ＨＦ溶液で洗浄して半導体基板１の表面に付着している汚染物質を除去することによって、ＷＳｉｘ膜５および多結晶シリコン膜４から構成されるゲート電極６を形成する。
【００３２】
なお、ＷＳｉｘ膜５および多結晶シリコン膜４の加工は、例えば、Ｃｌ2 ＋Ｏ2 ガスを用いて、マイクロ波と磁場によるＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）によって起きるプラズマ放電を利用したマイクロ波プラズマエッチング法によって行われる。
【００３３】
次に、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ゲート電極６をマスクとしてイオン打ち込み法によってｎ型不純物を半導体基板１に注入する。
【００３４】
次に、図２に示すように、ＷＳｉｘ膜５を酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜をエッチングしない液、例えば、純水を用いて半導体基板１を洗浄することによって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成する。その直後に、半導体基板１に打ち込まれた上記ｎ型不純物の活性化を行うために、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に熱処理を施す。
【００３５】
次に、図３に示すように、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成することによって、ＭＩＳＦＥＴが完成する。
【００３６】
なお、本実施の形態１では、半導体基板１に打ち込まれたｎ型不純物の活性化のための熱処理を施す直前に、半導体基板１を洗浄することによってＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成したが、この洗浄を行わず、半導体基板１に上記熱処理を施す際に、熱処理装置の炉内へ６００℃以下の温度で半導体基板１を挿入し、挿入時にＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成してもよい。なお、この熱処理装置は、横型熱処理装置または縦型熱処理装置に限らず、雰囲気の制御がより容易なロードロック機構の備わったロードロック付き熱処理装置を用いてもよい。
【００３７】
また、半導体基板１に打ち込まれたｎ型不純物の活性化のための熱処理を施す以前に、半導体基板１に６００℃以下の温度で熱酸化処理を施して、ＷＳｉｘ膜５の露出面に薄い酸化膜を形成してもよい。
【００３８】
このように、本実施の形態１によれば、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８を形成してＷＳｉｘ膜５の表面状態を安定させた後に、９００℃の熱処理を施しているので、この熱処理によってＷＳｉｘ膜５の組成が変化しても自然酸化膜８によってＷまたはＷＳｉの析出を防ぐことができる。
【００３９】
（実施の形態２）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図４および図５を用いて説明する。
【００４０】
まず、前記実施の形態１と同様な製造方法で、フィールド絶縁膜２およびゲート絶縁膜３を形成した後、半導体基板１上にＣＶＤ法によってリンを添加した多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積する。
【００４１】
次に、ＷＳｉｘ膜５を酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜をエッチングしない液、例えば、純水を用いて半導体基板１を洗浄することによって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａを形成する。その直後に、半導体基板１上にＣＶＤ法によって酸化シリコン膜１０を堆積し、次いで、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に第１の熱処理を施すことによってＷＳｉｘの結晶粒界を移動させて、ＷＳｉｘ膜５の組成を安定させる。
【００４２】
次に、図４に示すように、フォトレジストをマスクとして酸化シリコン膜１０、自然酸化膜８ａ、ＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した後、フォトレジストを除去し、次いで、半導体基板１を洗浄することによって、ＷＳｉｘ膜５および多結晶シリコン膜４から構成されるゲート電極６を形成する。
【００４３】
次に、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ゲート電極６をマスクとしてイオン打ち込み法によってｎ型不純物を半導体基板１に注入する。
【００４４】
次に、図５に示すように、ＷＳｉｘ膜５を酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜をエッチングしない液、例えば、純水を用いて半導体基板１を洗浄することによって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８ｂを形成する。その直後に、半導体基板１に打ち込まれた上記ｎ型不純物の活性化を行うために、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に第２の熱処理を施す。
【００４５】
なお、上記第１の熱処理によって、すでにＷＳｉｘ膜５の結晶粒界が移動し、その組成は安定しているので、第２の熱処理を行ってもＷＳｉｘ膜５の組成変化は生じにくい。従って、第２の熱処理の直前に、ＷＳｉｘ膜５の露出面に自然酸化膜８ｂを必ずしも形成する必要はない。
【００４６】
次に、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成する。
【００４７】
なお、本実施の形態２では、ＣＶＤ法によって半導体基板１上に酸化シリコン膜１０を堆積する直前に、半導体基板１を洗浄することによってＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａを形成したが、この洗浄を行わず、半導体基板１にＣＶＤ法によって酸化シリコン膜１０を堆積する際に、ＣＶＤ装置の炉内へ６００℃以下の温度で半導体基板１を挿入し、挿入時にＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａを形成してもよい。
【００４８】
また、ＣＶＤ法によって半導体基板１上に酸化シリコン膜１０を堆積する以前に、半導体基板１に６００℃以下の温度で熱酸化処理を施して、ＷＳｉｘ膜５の露出面に薄い酸化膜を形成してもよい。
【００４９】
このように、本実施の形態２によれば、自然酸化膜８ａを介してＷＳｉｘ膜５上に酸化シリコン膜１０を堆積し、ＷＳｉｘ膜５と酸化シリコン膜１０との反応によるＷＳｉｘ膜５の膜質変化を抑えることによって、ＷまたはＷＳｉの析出を防ぐことができる。
【００５０】
さらに、酸化シリコン膜１０を堆積した後に半導体基板１に施される第１の熱処理によって、ＷＳｉｘ膜５の組成は安定するので、その後、半導体基板１に施される第２の熱処理または成膜処置において、ＷまたはＷＳｉの析出は生じにくい。
【００５１】
（実施の形態３）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図６〜図８を用いて説明する。
【００５２】
まず、前記実施の形態１と同様な製造方法で、前記図１に示したようにＷＳｉｘ膜５および多結晶シリコン膜４からなるゲート電極６を形成する。次いで、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ｎ型不純物を半導体基板１に注入する。
【００５３】
次に、縦型熱処理装置を用い、炉内の酸素濃度を５ｐｐｍ以下に保持した窒素雰囲気中で、８００〜９００℃の温度の熱処理を半導体基板１に施すことによって、前記ｎ型不純物の活性化と同時に、図６に示すように、ＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成する。なお、この熱処理中にＷＳｉｘ膜５の組成変化が徐々に起きるが、窒化膜１１が形成されているためＷまたはＷＳｉの析出は現れない。
【００５４】
次に、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成する。
【００５５】
図７に、ＷＳｉｘ膜５の窒化処理に用いられる縦型熱処理装置を示す。縦型熱処理装置の炉口２１は大気開放されているが、石英管２９よりなる炉内２２は酸素濃度が５ｐｐｍ以下の窒素雰囲気に保たれるように、ガス導入口２３から窒素を導入して酸素濃度の低減が図られている。石英管２９の周囲にはヒータ２８が設けられている。また、半導体基板１を載せたボート２４を挿入する際に起きる大気の巻き込みを防止するために、ガス排気口２５に接続された排気配管２６に設置したバルブ２７を閉じて、ガス導入口２３から炉内２２へ導入された窒素を全て炉口２１から排気しながら、ボート２４は炉内２２へ挿入される。なお、この際、排気配管２６に設置したバルブ２７を閉めずに、充分な窒素を供給しながらボート２４を炉内２２へ挿入してもよく、また、ボートの周囲に充分な窒素を供給しながらボート２４を炉内２２へ挿入してもよい。
【００５６】
なお、本実施の形態３では、縦型熱処理装置を用いてＷＳｉｘ膜５の露出面の窒化処理を行ったが、横型熱処理装置またはロードロック機能の備わったロードロック付き熱処理装置を用いてもよい。
【００５７】
図８にロードロック付き縦型熱処理装置を示す。半導体基板１は、真空ポンプ３０によって真空排気され窒素配管３１によって窒素が導入される前室３２に置かれた後、移載機３５によってウエハカセット３３からバルブ３４を経て窒素雰囲気中に設置されているボート２４に移載される。次いで、ボート２４を炉内２２へ挿入することによって、酸素濃度の低い雰囲気において半導体基板１を炉内２２へ挿入することができる。
【００５８】
このように、本実施の形態３によれば、露出したＷＳｉｘ膜５を８００〜９００℃の温度の窒素雰囲気中において熱処理することによって、ＷＳｉｘ膜５の組成変化と同時にＷＳｉｘ膜５の露出面に薄い窒化膜１１が形成されるので、その後、半導体基板１に熱処理または成膜処理を施しても、ＷまたはＷＳｉの析出を防ぐことができる。
【００５９】
（実施の形態４）
本発明の他の実施の形態であるＭＩＳＦＥＴのゲート電極の製造方法を図９および図１０を用いて説明する。
【００６０】
まず、前記実施の形態１と同様な製造方法で、フィールド絶縁膜２およびゲート絶縁膜３を形成した後、半導体基板１上に多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積する。次に、フォトレジスト１２をマスクとして、例えば、図９に示す平行平板型プラズマエッチング装置を用いてＷＳｉｘ膜５および多結晶シリコン膜４を順次加工する。続いて、平行平板型プラズマエッチング装置内にＮＨ3 ガスを流し、励起させたプラズマによって、図１０に示すように、ＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成する。
【００６１】
次に、フォトレジスト１２を除去した後、半導体基板１を洗浄し、次いで、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレイン領域）７を形成するために、ｎ型不純物を半導体基板１に注入する。
【００６２】
その後、半導体基板１に打ち込まれた上記ｎ型不純物の活性化を行うために、例えば、９００℃で９９％の窒素を含む雰囲気中において半導体基板１に熱処理を施す。次いで、半導体基板１上にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ法でエッチングしてゲート電極６の側壁にサイドウォールスペーサ９を形成する。
【００６３】
このように、本実施の形態４によれば、ＭＩＳＦＥＴのゲート電極６を形成する際、ＷＳｉｘ膜５および多結晶シリコン膜４をプラズマエッチング装置で加工した後、続いて、同じプラズマエッチング装置でＷＳｉｘ膜５の露出面の窒化処理を行うことができる。従って、工程数を増すことなしにＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成することができ、その後、半導体基板１に熱処理または成膜処理を施しても、窒化膜１１によってＷまたはＷＳｉの析出を防ぐことができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
たとえば、前記実施の形態では、ＷＳｉｘ膜と多結晶シリコン膜からなるタングステンポリサイド膜によって構成されたゲート電極に適用したが、ＷＳｉｘ膜のみによって構成されたゲート電極にも適用可能である。
【００６６】
また、前記実施の形態では、ゲート電極を構成するＷＳｉｘ膜に適用したが、半導体素子間を接続する配線層を構成するＷＳｉｘ膜にも適用可能である。
【００６７】
さらに、タングステンシリサイド膜の露出面に自然酸化膜を形成するにあたっては、熱処理法以外にも、ＵＶ＋Ｏ3 酸化ないしプラズマ酸化など、６００℃以下の雰囲気中での酸化であればよく、また別装置で自然酸化膜を形成した後に熱処理装置あるいは成膜装置に持って行ってもよい。
【００６８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６９】
本発明によれば、少なくとも１層をＷＳｉｘ膜によって構成されたゲート電極が設けられた半導体基板に８００℃以上の高温の熱処理または成膜処理を施しても、ＷＳｉｘ膜の組成変化または膜質変化が抑えられて、ＷまたはＷＳｉの析出を防ぐことができるので、隣接するゲート電極間の短絡不良を防いでＭＩＳＦＥＴの信頼度を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図４】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態で用いられる縦型熱処理装置の模式図を示す要部断面図である。
【図８】本発明の他の実施の形態で用いられるロードロック機構の備わった縦型熱処理装置の模式図を示す要部断面図である。
【図９】本発明の他の実施の形態で用いられる平行平板型プラズマエッチング装置の模式図を示す要部断面図である。
【図１０】本発明の他の実施の形態であるＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１１】従来のＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ フィールド絶縁膜
３ ゲート絶縁膜
４ 多結晶シリコン膜
５ タングステンシリサイド膜（ＷＳｉｘ膜）
６ ゲート電極
７ ｎ型半導体領域（ソース領域、ドレイン領域）
８ 自然酸化膜
８ａ 自然酸化膜
８ｂ 自然酸化膜
９ サイドウォールスペーサ
１０ 酸化シリコン膜
１１ 窒化膜
１２ フォトレジスト
１３ ＷまたはＷＳｉの析出
２１ 炉口
２２ 炉内
２３ ガス導入口
２４ ボート
２５ ガス排気口
２６ 排気配管
２７ バルブ
２８ ヒータ
２９ 石英管
３０ 真空ポンプ
３１ 窒素配管
３２ 前室
３３ ウエハカセット
３４ バルブ
３５ 移載機
３６ 電極
３７ サセプタ
３８ プラズマ
Claims (11)
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、前記タングステンシリサイド膜の露出面を、酸化シリコンをエッチングしない液またはタングステンシリサイド膜を酸化することが可能な液を用いて洗浄することによって、前記タングステンシリサイド膜の露出面に自然酸化膜を形成した直後に、前記タングステンシリサイド膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、または前記タングステンシリサイド膜が設けられた半導体基板に成膜処理を施すことを特徴とする半導体集積回路装置の製造方法。
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、露出した前記タングステンシリサイド膜が設けられた半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す際、前記半導体基板を６００℃以下の温度で熱処理装置の炉内へ挿入して前記タングステンシリサイド膜の露出面に自然酸化膜を形成した後、前記炉内において前記半導体基板に前記熱処理を施すことを特徴とする半導体集積回路装置の製造方法。
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、露出した前記タングステンシリサイド膜が設けられた半導体基板に成膜処理を施す際、前記半導体基板を６００℃以下の温度で成膜処理装置の炉内へ挿入して前記タングステンシリサイド膜の露出面に自然酸化膜を形成した後、前記炉内において前記半導体基板に前記成膜処理を施すことを特徴とする半導体集積回路装置の製造方法。
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、露出した前記タングステンシリサイド膜が設けられた半導体基板を残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中で熱処理装置へ挿入し、続いて、残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中の炉内において昇温および８００〜９００℃の温度で前記半導体基板に熱処理を施すことによって、前記タングステンシリサイド膜の露出面に窒化膜を形成した後、前記タングステンシリサイド膜が設けられた前記半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、または前記タングステンシリサイド膜が設けられた前記半導体基板に成膜処理を施すことを特徴とする半導体集積回路装置の製造方法。
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、露出した前記タングステンシリサイド膜が設けられた半導体基板をＮＨ3 ガス雰囲気中でプラズマ処理することによって、前記タングステンシリサイド膜の露出面に窒化膜を形成した後、前記タングステンシリサイド膜が設けられた前記半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、または前記タングステンシリサイド膜が設けられた前記半導体基板に成膜処理を施すことを特徴とする半導体集積回路装置の製造方法。
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、露出した前記タングステンシリサイド膜が設けられた半導体基板に６００℃以下の温度で熱酸化処理を施すことによって、前記タングステンシリサイド膜の露出面に酸化膜を形成した後、前記タングステンシリサイド膜が設けられた前記半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、または前記タングステンシリサイド膜が設けられた前記半導体基板に成膜処理を施すことを特徴とする半導体集積回路装置の製造方法。
- タングステンシリサイド膜を有する半導体集積回路装置の製造方法であって、前記タングステンシリサイド膜上を酸化膜で覆い、次いで、半導体基板に８００℃以上の温度で熱処理を施すことによって前記タングステンシリサイド膜の結晶を流動させた後、前記タングステンシリサイド膜が設けられた前記半導体基板に８００℃以上の温度で９０％以上の窒素を含む雰囲気中において熱処理を施す、または前記タングステンシリサイド膜が設けられた前記半導体基板に成膜処理を施すことを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記酸化シリコンをエッチングしない液は純水であり、前記タングステンシリサイド膜を酸化することが可能な液はＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または温水であることを特徴とする半導体集積回路装置の製造方法。
- 請求項５記載の半導体集積回路装置の製造方法において、前記プラズマ処理は、前記タングステンシリサイド膜をプラズマを利用したドライエッチング装置によって加工した後に、続いて、前記ドライエッチング装置によって行われることを特徴とする半導体集積回路装置の製造方法。
- 請求項２、３または６記載の半導体集積回路装置の製造方法であって、前記熱処理または成膜処理を施す前に、前記タングステンシリサイド膜の露出面を、酸化シリコンをエッチングしない液またはタングステンシリサイド膜を酸化することが可能な液を用いて洗浄することによって、前記タングステンシリサイド膜の露出面に自然酸化膜を形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項１、２、３、４、５または６記載の半導体集積回路装置の製造方法に用いる製造装置であって、前記熱処理装置または前記成膜処理装置にロードロック機構が備わっていることを特徴とする半導体集積回路装置の製造装置。
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| JP13604696A JP3686163B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路装置の製造方法およびその製造装置 |
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| JP13604696A JP3686163B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路装置の製造方法およびその製造装置 |
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| JPH09320982A JPH09320982A (ja) | 1997-12-12 |
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- 1996-05-30 JP JP13604696A patent/JP3686163B2/ja not_active Expired - Lifetime
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