KR20010059660A - 반도체소자의 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은, 반도체소자의 게이트전극 형성방법에 관한 것으로서, 특히, 반도체기판에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 적층한 후에 SC-1 및 SPM세정용액을 사용하여 상부면을 세정하여 텅스텐실리사이드층 상에 케미칼 산화막을 형성한 다음, 그 위에 연속하여 마스크질화막과 감광막을 적층하여 식각공정으로 게이트전극을 형성하는 발명으로서, 텅스텐실리사이드층 상에 케미컬산화막을 형성하므로 인하여 에천트에 의한 식각부위의 파손을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Description

반도체소자의 게이트전극 형성방법 { Method For Forming The Word Liner Of Semiconductor Device }
본 발명은 반도체소자에서 게이트전극을 형성하는 방법에 관한 것으로서, 특히, 반도체기판에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 적층한 후에 SC-1 및 SPM세정용액을 사용하여 상부면을 세정하여 텅스텐실리사이드층 상에 케미칼 산화막을 형성한 다음, 그 위에 연속하여 마스크질화막과 감광막을 적층하여 식각공정으로 게이트전극을 형성하는 발명으로서, 텅스텐실리사이드층 상에 케미컬산화막을 형성하므로 인하여 에천트에 의한 식각부위의 파손을 방지하도록 하는 반도체장치의 게이트전극 형성방법에 관한 것이다.
일반적으로, NB-SAC(Nitride Barrier Self Aligned Contact)의 공정을 적용하는 게이트전극(Word Line) 형성방법은 폴리실리콘층 및 텅스텐실리사이드층으로 된 폴리사이드게이트를 사용하는 경우에 적용 되어진다.
도 1은 종래의 반도체소자의 게이트전극의 구성을 보인 도면으로서, 반도체기판(1) 상에 게이트산화막(2)을 적층한 후 도핑된 폴리실리콘층(3) 및 텅스텐실리사이드층(4)을 적층하도록 한다.
그리고, 상기 텅스텐실리사이드층(4) 상에 버퍼산화막(5)을 적층하고, SAC공정시 식각방지막으로 사용되는 마스크질화막(6) 및 반사방지막(주로 옥시-나이트라이드막을 사용함)이 코팅되어져 있는 감광막(7)을 코팅한 후에 마스킹 식각으로 게이트전극을 형성하도록 한다.
이 때, 상기 텅스텐실리사이드층과 마스크질화막이 적층되면 양자가 서로 후속 열공정시 리프팅(Lifting) 현상이 발생되므로 이를 억제하기 위하여 텅스텐실리사이드층과 마스크질화막 사이에 버퍼산화막을 적층하게 되는 것이다.
그런데, 상기한 버퍼산화막(5)은, CVD(Chemical Vapor Deposition)방식으로 증착하게 되는 데, 후속 게이트전극 형성 후에 여러가지의 식각을 진행하다가 보면, 에천트에 의한 식각비율의 차이에 의하여 다른 물질에 비하여 심하게 식각되어진다.
도 1에 도시된 바와 같이, "A" 로 표시된 부위에 홈을 만들게 되어서 나중에 층간절연막(IPO; Inter Poly Oxide) 증착시에 보이드(Void)를 형성하게 된다.
이 보이드는 후속 폴리실리콘 증착시에 브릿지(Bridge)를 형성하여 소자의 페일(Fail)의 원인으로 작용할 뿐만아니라 게이트전극 식각과정에서 여러가지의 다층구조로 식각하므로 식각 마아진이 떨어지는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 적층한 후에 SC-1 및 SPM세정용액을 사용하여 상부면을 세정하여 텅스텐실리사이드층 상에 케미칼 산화막을 형성한 다음, 그 위에 연속하여 마스크질화막과 감광막을 적층하여 식각공정으로 게이트전극을 형성하는 발명으로서, 텅스텐실리사이드층 상에 케미컬산화막을 형성하므로 인하여 에천트에 의한 식각부위의 파손을 방지하도록 하는 것이 목적이다.
도 1은 종래의 반도체소자의 게이트전극의 구성을 보인 도면이고,
도 2는 본 발명에 따른 반도체소자의 게이트전극의 구조를 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 게이트산화막
20 : 폴리실리콘층 25 : 텅스텐실리사이드층
30 : 케미컬산화막 35 : 마스크질화막
40 : 감광막
이러한 목적은, 반도체기판 상에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 순차적으로 적층하는 단계와; 상기 결과물 상에 스트레스 버퍼 및 접착성을 향상하도록 하는 세정공정을 진행하여 케미컬산화막을 형성하는 단계와; 상기결과물 상에 마스크질화막을 적층한 후 감광막을 적층하여 식각으로 게이트전극을 형성하는 단계를 포함하여 이루어진 반도체장치의 게이트전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 세정공정은 SC-1용액으로 세정하고, 세정온도는, 70℃이하에서 진행하고, NH4OH : H2O2의 비율은 1:1 ∼ 1:5인 것이 바람직 하다.
상기 세정공정은, SPM( H2SO4+ H2O2)을 사용할 수도 있다.
상기 세정공정은. 비트라인(Bit Line))을 형성하는 경우에도 적용하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체소자의 게이트전극의 구조를 보인 도면이다.
도면에 도시된 같이, 반도체기판(10) 상에 게이트산화막(15), 폴리실리콘층 (20) 및 텅스텐실리사이드층(25)을 순차적으로 적층하도록 한다.
그리고, 상기 결과물 상에 스트레스 버퍼 및 접착성을 향상하도록 하는 세정공정을 진행하여 케미컬산화막(30)을 형성하도록 한다.
상기 세정공정은 SC-1용액으로 세정하고, 세정온도는, 70℃이하에서 진행하고, NH4OH : H2O2의 비율은 1:1 ∼ 1:5인 것이 바람직 하다.
그리고, 상기 세정공정은, SPM( H2SO4+ H2O2)을 사용하도록 한다. 그리고,상기 세정공정은. 비트라인을 형성하는 경우에도 적용하도록 할 수 있다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 게이트전극 형성방법을 이용하게 되면, 반도체기판에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 적층한 후에 SC-1 및 SPM세정용액을 사용하여 상부면을 세정하여 텅스텐실리사이드층 상에 케미칼 산화막을 형성한 다음, 그 위에 연속하여 마스크질화막과 감광막을 적층하여 식각공정으로 게이트전극을 형성하는 발명으로서, 텅스텐실리사이드층 상에 케미컬산화막을 형성하므로 인하여 에천트에 의한 식각부위의 파손을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (4)

  1. 반도체기판 상에 게이트산화막, 폴리실리콘층 및 텅스텐실리사이드층을 순차적으로 적층하는 단계와;
    상기 결과물 상에 세정공정을 진행하여 케미컬산화막을 형성하는 단계와;
    상기 결과물 상에 마스크질화막을 적층한 후, 감광막을 적층하여 식각으로 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 세정공정은 SC-1용액으로 세정하고, 세정온도는, 70℃이하에서 진행하고, NH4OH : H2O2의 비율은 1:1 ∼ 1:5인 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  3. 제 1 항에 있어서, 상기 세정공정은, SPM용액( H2SO4+ H2O2)을 사용하고, 상기 SPM용액은 60℃이상의 온도와, H2SO4: H2O2를 1:1 ∼ 1:5의 비율로 사용하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
  4. 제 1 항에 있어서, 상기 세정공정을 진행할 때, SC-1용액과, SPM용액을 조합하여 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
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