KR20010061259A - 반도체 소자의 캐패시터 콘택용 플러그 형성방법 - Google Patents

반도체 소자의 캐패시터 콘택용 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 콘택용 플러그 형성방법에 관한 것이며, 콘택 매립 방식으로 TiSiN막을 형성함에 있어서, TiSiN막의 두께 균일도를 확보할 수 있는 반도체 소자의 캐패시터 콘택용 플러그 형성방법을 제공하는데 그 목적이 있다. 본 발명은 확산방지 및 접착력 향상을 위한 TiSiN막을 플러그 형태로 형성함에 있어서, TiSiN막 증착 후, 일차적으로 층간절연막 상부의 TiSiN막을 30∼80% 타겟으로 선택적 에치백하고, 이후 잔류하는 TiSiN막에 대해 CMP 공정을 진행함으로써 연마 균일도를 확보한다.

Description

반도체 소자의 캐패시터 콘택용 플러그 형성방법{A method of forming plug for capacitor contact}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 콘택용 플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인 룰(design rule)의 축소가 가속되고 있으며, 이에 따라 층간의 수직 배선을 위한 콘택홀의 단차비(aspect ratio)가 증가고 있다. 이러한 콘택홀의 단차비 증가는 콘택 매립 물질의 매립 특성을 악화시켜 보이드(void) 등의 열화를 초래하게 되며, 이러한 콘택 매립 물질의 매립 특성을 고려하여 매립 특성이 우수한 폴리실리콘을 플러그 물질로 사용하고 있다.
한편, 고유전체 캐패시터나 강유전체 캐패시터는 하부 전극(스토리지 노드)이 금속으로 형성되며, 유전체 특성을 개선하기 위한 후속 열처리 공정시 산소 침투를 대비하여 폴리실리콘 플러그와 함께 접착층 및/또는 확산방지막을 적용하고 있다.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 캐패시터 콘택용 플러그 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 캐패시터 콘택용 플러그 형성 공정은, 우선 도 1a에 도시된 바와 같이 모스 트랜지스터, 비트라인 등을 포함하는 소정의 하부층(10) 상에 비트라인과 캐패시터의 절연을 위한 층간절연막(11) 및 난반사방지막(12)을 증착하고, 이를 선택 식각하여 캐패시터 콘택홀을 형성한 다음, 전체 구조 상부에 도핑된 폴리실리콘막(13)을 증착하여 콘택홀을 매립한다.
다음으로, 도 1b에 도시된 바와 같이 폴리실리콘막(13)의 화학적·기계적 연마(CMP) 공정 또는 통상의 에치백(etchback) 공정을 실시하여 폴리실리콘 플러그(13a)를 형성한다.
계속하여, 도 1c에 도시된 바와 같이 전체 구조 상부에 접착력 향상 및 확산방지를 위한 TiSiN막(14)을 증착한다.
이어서, 도 1d에 도시된 바와 같이 TiSiN막(14)의 CMP 공정을 실시하여 TiSiN막(14)이 콘택홀 내에만 잔류하도록 한다.
그런데, TiSiN막(14)의 연마 속도는 TiN에 비해 10배 이상 느리며, TiAlN에 비해서는 7배 이상 느리기 때문에 CMP 공정시간이 6분 이상 소요되며, 이에 따라 웨이퍼 전체적으로 연마 균일도를 확보하기 어렵다. 이처럼 연마 균일도가 확보되지 않는 경우, 특히 웨이퍼 가장자리 부분에서 연마가 매우 빠르게 진행되어 TiSiN막(14)의 두께가 매우 얇아지거나, 완전히 연마되어 폴리실리콘 플러그(13a)가 노출되는 현상이 나타난다(도 1d 참조). 이 경우, TiSiN막(14)이 제대로 역할을 수행하지 못하거나, 후속 하부전극의 접착력이 약화되어 캐패시터 구조의 불안정을 초래하는 문제점이 있었다.
한편, 이러한 CMP 공정의 문제점을 고려하여 통상의 에치백 공정을 진행하는 것을 생각할 수 있으나, TiSiN막(14)의 스텝 커버리지(도 1c 참조)가 매우 불량하기 때문에 에치백 공정을 적용하기는 어렵다.
본 발명은 확산방지 및 접착력 향상을 위한 TiSiN막을 플러그 형태로 형성함에 있어서, 최종적인 TiSiN막의 두께 균일도를 확보할 수 있는 반도체 소자의 캐패시터 콘택용 플러그 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 캐패시터 콘택용 플러그 형성 공정도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 캐패시터 콘택용 플러그 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 하부층
21 : 층간절연막
22 : 난반사방지막
23 : 폴리실리콘 플러그
24 : TiSiN막
25 : 포토레지스트 패턴
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자의 캐패시터 콘택용 플러그 형성방법은, 소정의 하부층 상에 층간절연막 및 난반사방지막을 형성하는 제1 단계; 상기 난반사방지막 및 층간절연막을 선택 식각하여 캐패시터 콘택홀을 형성하는 제2 단계; 상기 콘택홀 내에 리세스형 폴리실리콘 플러그를 형성하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 TiSiN막을 형성하는 제4 단계; 상기 난반사방지막 상부의 상기 TiSiN막을 선택적으로 부분 식각하는 제5 단계; 및 상기 제5 단계 수행 후, 상기 난반사방지막을 연마 정지막으로 사용하여 상기 TiSiN막을 화학적·기계적 연마법으로 연마하는 제6 단계를 포함하여 이루어진다.
즉, 본 발명은 확산방지 및 접착력 향상을 위한 TiSiN막을 플러그 형태로 형성함에 있어서, TiSiN막 증착 후, 일차적으로 층간절연막 상부의 TiSiN막을 30∼80% 타겟으로 선택적 에치백하고, 이후 잔류하는 TiSiN막에 대해 CMP 공정을 진행함으로써 연마 균일도를 확보한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 캐패시터 콘택용 플러그 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 캐패시터 콘택용 플러그 형성 공정은, 우선 도 2a에 도시된 바와 같이 상기 도 1a 내지 상기 도 1c에 도시된 공정을 실시하여 TiSiN막(24)을 증착한다. 그 과정을 간략히 설명한다.
모스 트랜지스터, 비트라인 등을 포함하는 소정의 하부층(20) 상에 비트라인과 캐패시터의 절연을 위한 층간절연막(21) 및 난반사방지막(22)을 증착하고, 이를 선택 식각하여 캐패시터 콘택홀을 형성한 다음, 전체 구조 상부에 도핑된 폴리실리콘막을 증착하여 콘택홀을 매립하고, 폴리실리콘막의 화학적·기계적 연마(CMP) 공정 또는 통상의 에치백(etchback) 공정을 실시하여 폴리실리콘 플러그(23)를 형성한다. 이때, 난반사방지막(22)은 저압화학기상증착법 또는 플라즈마화학기상증착법을 사용하여 SiON, Si-리치(5∼20%) SiON을 300∼700℃에서 200∼1000Å 두께로 증착하며, 폴리실리콘 플러그(23)는 도핑된 폴리실리콘막을 400∼1200℃에서 50∼500Å 두께로 증착하고 1000∼3000Å 타겟으로 전면 에치백하거나, 입자 크기가 50∼500nm인 실리카, 세리아 또는 알루미나 계열 산화막 슬러리를 pH 5∼11로 유지하면서 CMP하여 형성하되, 콘택홀 상부에서 300∼1000Å 정도 리세스(recess) 되도록 한다. 한편, TiSiN막(24)은 300∼600℃에서 400∼2000Å 두께로 증착한다.
다음으로, 도 2b에 도시된 바와 같이 TiSiN막(24) 상에 층간절연막(21) 및 난반사방지막(22) 상부가 오픈된 포토레지스트 패턴(25)을 형성한다. 이때, 포토레지스트 패턴(25)은 네가티브 포토레지스트와 콘택홀 마스크를 사용하여 형성할 수 있다.
계속하여, 도 2c에 도시된 바와 같이 포토레지스트 패턴(25)을 식각 마스크로 사용하여 노출된 TiSiN막(24)을 그 두께의 30∼80% 타겟으로 에치백한 다음, 포토레지스트 패턴(25)을 제거한다.
이어서, 도 2d에 도시된 바와 같이 층간절연막(21) 및 난반사방지막(22) 상부의 TiSiN막(24)이 모두 제거될 정도로 CMP 공정을 실시한다. 이때, CMP 공정은 통상의 실리카, 세리아 또는 알루미나 계열 산화막 슬러리(입자 크기 50∼500nm, pH 2∼6)를 사용한다. 이때, 난반사방지막은 TiSiN막(24)의 연마시 에로젼(erosion) 현상을 방지하는 작용을 한다.
상기한 바와 같이 본 발명은 TiSiN막 증착 후, 일차적으로 층간절연막 상부의 TiSiN막의 일부(예컨대, 30∼80% 타겟)를 선택적으로 에치백하고, 이후 잔류하는 TiSiN막에 대해 CMP 공정을 진행함으로써 CMP 시간을 크게 줄임으로써 연마 균일도(두께 균일도)를 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 콘택 매립 방식으로 TiSiN막을 형성함에 있어서, 선택적 에치백 공정과 CMP 공정을 적절히 조합하여 최종적인 TiSiN막의 두께 균일도를 확보할 수 있으며, 이로 인하여 소자의 신뢰도 및 수율을 개선하는 효과가 있다.

Claims (5)

  1. 소정의 하부층 상에 층간절연막 및 난반사방지막을 형성하는 제1 단계;
    상기 난반사방지막 및 층간절연막을 선택 식각하여 캐패시터 콘택홀을 형성하는 제2 단계;
    상기 콘택홀 내에 리세스형 폴리실리콘 플러그를 형성하는 제3 단계;
    상기 제3 단계를 마친 전체 구조 상부에 TiSiN막을 형성하는 제4 단계;
    상기 난반사방지막 상부의 상기 TiSiN막을 선택적으로 부분 식각하는 제5 단계; 및
    상기 제5 단계 수행 후, 상기 난반사방지막을 연마 정지막으로 사용하여 상기 TiSiN막을 화학적·기계적 연마법으로 연마하는 제6 단계
    를 포함하여 이루어진 반도체 소자의 캐패시터 콘택용 플러그 형성방법.
  2. 제1항에 있어서,
    상기 제4 단계에서,
    상기 TiSiN막을 400∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 콘택용 플러그 형성방법.
  3. 제2항에 있어서,
    상기 난반사방지막은,
    저압화학기상증착법 또는 플라즈마화학기상증착법을 사용하여 SiON 또는 Si-리치(5∼20%) SiON을 300∼700℃에서 200∼1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 콘택용 플러그 형성방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제5 단계에서,
    상기 TiSiN막 두께의 30∼80% 타겟으로 부분 식각을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 콘택용 플러그 형성방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제6 단계에서,
    실리카, 세리아, 알루미나 중 적어도 어느 하나를 포함하며, 그 입자 크기가 50∼500nm, 그 산도(pH)가 2∼6인 산화막 슬러리를 사용하여 연마하는 것을 특징으로 하는 반도체 소자의 캐패시터 콘택용 플러그 형성방법.
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* Cited by examiner, † Cited by third party
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KR100532749B1 (ko) * 2002-09-17 2005-12-02 동부아남반도체 주식회사 반도체 소자의 다층 금속 배선의 제조 방법
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