KR100532749B1 - 반도체 소자의 다층 금속 배선의 제조 방법 - Google Patents

반도체 소자의 다층 금속 배선의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다층 금속 배선의 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 하부 금속 배선이 형성된 반도체 기판의 구조물에 층간 절연막을 형성하고, 콘택이나 비아 홀을 층간 절연막에 형성하는 단계와, 콘택이나 비아 홀이 형성된 층간 절연막 전면에 TiN을 포함한 장벽 금속층 및 갭필 금속층을 형성하는 단계와, 갭필 금속층 상부에 콘택이나 비아홀 영역을 마스킹하고 나머지 영역을 오픈하는 리버스 콘택/비아 패턴을 형성하는 단계와, 리버스 콘택/비아 패턴에 의해 드러난 갭필 금속층을 소정 두께가 남도록 식각한 후에 리버스 콘택/비아 패턴을 제거하는 단계와, 소정 두께로 식각된 갭필 금속층 전면에 실리콘질화막을 형성하는 단계와, 장벽 금속막 표면이 드러날때까지 실리콘질화막과 갭필 금속층을 SF6 식각 가스를 이용하여 전면 식각해서 갭필 금속층의 표면을 평탄화하는 단계와, 평탄화된 갭필 금속층 상부에 상부 금속 배선을 형성하는 단계를 포함한다. 그러므로 본 발명은 콘택이나 비아홀 영역의 갭필 금속층이 리세스되는 양만큼 미리 선택적으로 남겨두고 그 위에 실리콘질화막을 증착해서 이들 질화막과 갭필 금속층을 전면 식각하기 때문에 콘택이나 비아홀 영역의 갭필 금속층을 장벽 금속막에 대해 평탄화하게 식각할 수 있다.

Description

반도체 소자의 다층 금속 배선의 제조 방법{METHOD FOR MANUFACTURING MULTI-LAYERED METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 다층 배선 공정에서 하부 금속 배선과 상부 금속 배선을 수직으로 전기 연결하는 콘택(contact)이나 비아(via)의 표면을 평탄화하는 반도체 소자의 다층 금속 배선의 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자의 크기를 축소시키는 것 이외에도 소자의 성능을 향상시키기 위한 연구가 진행되고 있다. 현재 대부분의 반도체장치의 배선 공정은 단일 배선만으로는 고집적 소자의 동작시 요구되는 신호를 신속하게 전달하는데 어려움이 있기 때문에 이를 극복하기 위하여 다층 배선구조를 채택하고 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 소자의 다층 금속 배선을 나타낸 수직 단면도들로서, 이들 도면을 참조하여 종래 다층 금속 배선 제조 공정에 대해 설명한다.
우선 하부 금속 배선(12)이 형성된 반도체 기판(10)의 구조물에 층간 절연막(14)을 형성한다. 그리고 층간 절연막(14)을 식각해서 콘택이나 비아홀 영역을 형성하고 그 층간 절연막(14) 전면에 장벽 금속막(16)으로서 TiN을 증착한다. 그런 다음 장벽 금속막(16)이 형성된 콘택이나 비아홀에 갭필 금속층(18)으로서 텅스텐(W)을 채워넣고 장벽 금속막(16) 표면이 드러날때까지 갭필 금속층(18)을 전면 식각하여 콘택이나 비아를 형성한다. 그리고나서 그 결과물 위에 상부 금속 배선(20)을 형성한다.
종래 기술의 다층 금속 배선 제조 공정시 상부 금속 배선(20)과 콘택이나 비아의 안정된 접촉을 위하여 갭필 금속층(18)의 전면 식각 공정을 진행해야 하는데, 장벽 금속막(16) 위에 갭필 금속층(18)이 남지 않도록 과도 식각(over etch)을 하게 된다. 이는 하부 막질인 장벽 금속막(16)과 갭필 금속층(18) 사의 식각 선택비가 높기 때문에 가능한 것이다.
그런데, 도 1 및 도 2에 도시된 바와 같이 상기 과도 식각으로 인해 갭필 금속층(18)이 과도 식각된만큰 콘택이나 비아홀에 움푹 들어간 플러그 리세스(plug recess)를 유발하게 된다. 이러한 갭필 금속층(18)의 리세스는 이후 상부 금속 배선의 금속 증착 공정시 보이드(void)(22)의 발생 등 프로파일(profile)을 저하시켜 불안정한 배선의 연결 구조를 만든다. 이로 인해 다층 금속 배선의 저항의 증가하게 되고 DC 파라미터(DC parameter) 측정시 저항이 기준치에서 벗어나 소자가 불량으로 작동하지 않게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 갭필 금속층을 증착한 후에 콘택이나 비아홀 위치에 리버스 콘택/비아 패턴을 형성하고 콘택이나 비아홀을 제외한 나머지 영역의 갭필 금속층을 소정 두께만큼 식각한 후에 이후 갭필 금속층을 전면 식각하기 때문에 콘택이나 비아홀 부위가 리세스되지 않고 갭필 금속층이 평탄하게 식각됨으로써 다층 금속 배선의 연결 구조를 안정화하고 저항의 균일성을 향상시킬 수 있는 반도체 소자의 다층 금속 배선의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 콘택이나 비아 홀에 의해 금속 배선을 전기적으로 연결하여 반도체 소자의 다층 배선을 형성하는 방법에 있어서, 하부 금속 배선이 형성된 반도체 기판의 구조물에 층간 절연막을 형성하고, 콘택이나 비아 홀을 층간 절연막에 형성하는 단계와, 콘택이나 비아 홀이 형성된 층간 절연막 전면에 TiN을 포함한 장벽 금속층과 갭필 금속층을 형성하는 단계와, 갭필 금속층 상부에 콘택이나 비아홀 영역을 마스킹하고 나머지 영역을 오픈하는 리버스 콘택/비아 패턴을 형성하는 단계와, 리버스 콘택/비아 패턴에 의해 드러난 갭필 금속층을 소정 두께가 남도록 식각한 후에 리버스 콘택/비아 패턴을 제거하는 단계와, 소정 두께로 식각된 갭필 금속층 전면에 실리콘질화막을 형성하는 단계와, 장벽 금속막 표면이 드러날때까지 실리콘질화막과 갭필 금속층을 SF6 식각 가스를 이용하여 전면 식각해서 갭필 금속층의 표면을 평탄화하는 단계와, 평탄화된 갭필 금속층 상부에 상부 금속 배선을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 다층 금속 배선의 제조 공정을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명의 다층 금속 배선의 제조 방법에 대해 설명한다.
도 3a에 도시된 바와 같이, 하부 금속 배선(102)이 형성된 반도체 기판(100)의 구조물에 층간 절연막(104)을 형성한다. 그리고 층간 절연막(104)을 식각해서 콘택이나 비아홀 영역을 형성하고 그 층간 절연막(104) 전면에 장벽 금속막(106)으로서 TiN을 증착한다. 그런 다음 장벽 금속막(106)이 형성된 콘택이나 비아홀에 갭필 금속층(108)으로서 텅스텐(W)을 채워넣는다.
도 3b에 도시된 바와 같이, 갭필 금속층(108) 상부에 사진 공정을 진행하여 콘택이나 비아홀 영역을 마스킹하고 나머지 영역을 오픈하는 리버스 콘택/비아 패턴(110)을 형성한다. 이때 리버스 콘택/비아 패턴(110)은 포토레지스트 패턴으로 이루어진다.
그리고 도 3c에 도시된 바와 같이, 건식 식각 공정을 진행하여 리버스 콘택/비아 패턴(110)에 의해 드러난 갭필 금속층(108)을 소정 두께가 남도록 식각한다. 리버스 콘택/비아 패턴(110)에 의해 드러난 갭필 금속층(108)을 식각해서 1000Å∼2000Å이 남도록 한다. 그러면 콘택이나 비아홀 영역에 해당하는 갭필 금속층(108)만 원래 두께를 유지하고 나머지 주변 영역의 갭필 금속층(108a)은 식각된 두께만큼 줄어들게 된다.
그 다음 도 3d에 도시된 바와 같이, 에슁 공정을 진행하여 리버스 콘택/비아 패턴(110)을 제거한다.
이어서 도 3e에 도시된 바와 같이, 상기 결과물 전면에 절연막(112)으로서 실리콘질화막을 형성한다. 이때 절연막(112)은 콘택이나 비아홀 영역에 갭필 금속층(108)이 솟아있는만큼 단차를 이루며 증착된다.
그런 다음 도 3f에 도시된 바와 같이, 장벽 금속막(106) 표면이 드러날때까지 절연막(112)과 갭필 금속층(108, 108a)을 전면 식각(etch back)한다. 이때 전면 식각공정은 SF6 식각 가스를 이용해서 진행한다. 이로 인해 콘택이나 비아홀에는 장벽 금속막(106)에 대해 표면이 평탄화된 갭필 금속층(108')이 형성된다.
그리고나서 도 3g에 도시된 바와 같이, 평탄화된 갭필 금속층(108') 및 장벽 금속막(106) 상부에 금속 배선 공정을 진행하여 상부 금속 배선(114)을 형성한다.
이상 설명한 바와 같이, 본 발명은 종래 기술에서 콘택이나 비아홀 영역의 갭필 금속층이 리세스되는 양만큼 미리 선택적으로 남겨두고 그 위에 실리콘질화막을 증착해서 이들 실리콘질화막과 갭필 금속층을 전면 식각하기 때문에 콘택이나 비아홀 영역의 갭필 금속층을 장벽 금속막에 대해 평탄화하게 식각할 수 있다.
따라서 본 발명은 갭필 금속층의 표면을 평탄화해서 다층 금속 배선의 연결 구조를 안정화하고 접촉 저항을 균일하게 유지시켜 반도체 소자의 전기적 특성 및 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1 및 도 2는 종래 기술에 의한 반도체 소자의 다층 금속 배선을 나타낸 수직 단면도들,
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 다층 금속 배선의 제조 공정을 설명하기 위한 공정 순서도.

Claims (4)

  1. 삭제
  2. 콘택이나 비아 홀에 의해 금속 배선을 전기적으로 연결하여 반도체 소자의 다층 배선을 형성하는 방법에 있어서,
    하부 금속 배선이 형성된 반도체 기판의 구조물에 층간 절연막을 형성하고, 상기 콘택이나 비아 홀을 상기 층간 절연막에 형성하는 단계;
    상기 콘택이나 비아 홀이 형성된 층간 절연막 전면에 TiN을 포함한 장벽 금속층과 갭필 금속층을 형성하는 단계;
    상기 갭필 금속층 상부에 상기 콘택이나 비아홀 영역을 마스킹하고 나머지 영역을 오픈하는 리버스 콘택/비아 패턴을 형성하는 단계;
    상기 리버스 콘택/비아 패턴에 의해 드러난 갭필 금속층을 소정 두께가 남도록 식각한 후에 상기 리버스 콘택/비아 패턴을 제거하는 단계;
    상기 소정 두께로 식각된 갭필 금속층 전면에 실리콘질화막을 형성하는 단계;
    상기 장벽 금속막 표면이 드러날때까지 상기 실리콘질화막과 상기 갭필 금속층을 SF6 식각 가스를 이용하여 전면 식각해서 상기 갭필 금속층의 표면을 평탄화하는 단계; 및
    상기 평탄화된 갭필 금속층 상부에 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선의 제조 방법.
  3. 제 2항에 있어서, 상기 패턴에 의해 드러난 갭필 금속층을 식각해서 남은 두께는 1000Å∼2000Å인 것을 특징으로 하는 반도체 소자의 다층 금속 배선의 제조 방법.
  4. 삭제
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