KR20030080311A - 반도체 소자의 스크래치 결함 방지 방법 - Google Patents

반도체 소자의 스크래치 결함 방지 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 스크래치 결함 방지 방법에 관한 것으로, 특히 상기 반도체 소자의 제조 방법은 반도체 기판의 하부 구조물을 형성하고 그 전면에 적어도 1층 이상의 층간 절연막을 형성하고, 층간 절연막의 표면을 화학적기계적 연마하고, 화학적기계적 연마 공정시 발생된 층간 절연막의 결함을 보상하고자 층간 절연막 상부에 유동성막을 도포한 후에, 유동성막 및 층간 절연막을 소정 깊이까지 식각하고, 식각된 층간 절연막에 하부 구조물의 표면이 노출되는 콘택홀을 형성한 후에, 콘택홀에 도전막을 매립하고 이를 화학적기계적 연마하여 콘택 전극 또는 플러그를 형성한다. 그러므로, 본 발명은 층간 절연막의 평탄화를 위해 CMP 공정에서 발생한 스크래치 결함을 금속 배선 공정 전에 미리 제거함으로써 층간 절연막의 스크래치로 인해 금속 배선 공정시 유발되는 반도체 소자의 금속 브릿지 및 이로 인한 층간 절연막의 절연 특성 저하를 개선시킬 수 있다.

Description

반도체 소자의 스크래치 결함 방지 방법{METHOD FOR PROTECTING SCRATCH DEFECT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 구조물의 평탄화를 위해 진행하는 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 함) 공정시 반도체 소자의 스크래치 결함을 방지할 수 있는 방법에 관한 것이다.
반도체 장치는 고집적화에 따라 소자의 크기와 금속 배선의 피치(pitch)가 동시에 감소하게 되었다. 이러한 금속 배선 피치의 감소는 배선 저항을 증가시키며 인접한 배선간에 형성되는 정전용량을 증가시켜 소자로부터 원하는 동작 속도를 획득하는데 어려움이 있었다. 이를 위해 반도체 장치는 2층 이상의 다층 배선을 형성하게 되었으며, 이러한 다층 배선 공정에서 하부 금속 배선 패턴 위에 상부 금속 배선의 패턴을 형성하는데 있어서 전기적인 절연 역할을 하는 층간 절연막의 평탄화 공정이 필수적으로 요구되었다.
최근에는 층간 절연막을 평탄화하는 데 평탄화 특성이 좋은 CMP 공정을 주로 활용하고 있다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조 공정의 일 예를 도시한 수직 단면도들로서, 이를 참조하여 종래 기술의 배선 제조 공정에 대해 설명하고자 한다.
도 1a에 도시된 바와 같이, 반도체 기판(10)에 반도체 소자 공정을 진행한 후에 하부 구조물로서 제 1금속 배선(12)을 형성하고, 그 위에 적어도 1층이상의 층간 절연막(14)을 형성하고, CMP 공정으로 층간 절연막(14)을 평탄화한다. 이때, 층간 절연막(14)의 CMP 공정시 층간 절연막(14)의 표면에는 스크래치(16)가 발생할 수 있다.
그리고 도 1b에 도시된 바와 같이, 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(14)에서 제 1금속 배선(12)의 표면까지 식각하여 콘택홀(18)을 형성한다.
이어서 도 1c에 도시된 바와 같이, 콘택홀(18)이 형성된 층간 절연막(14)에 배리어 메탈막(20)으로서 Ti/TiN을 형성한 후에 도전체 물질로서 텅스텐(W)(22)을 갭필한다.
그리고 나서 도 1d에 도시된 바와 같이, 층간 절연막(14) 표면이 드러날 때까지 텅스텐(22) 및 배리어 메탈막(20)을 CMP로 평탄화하여 플러그를 형성한다.
이후 도 1e에 도시된 바와 같이 상기 구조물에 금속막을 증착하고 이를 사진 및 식각 공정으로 패터닝하여 플러그를 통해 제 1금속 배선(12)과 수직 연결되는 제 2금속 배선(26)을 형성한다.
상기와 같은 종래 기술의 제조 공정에 있어서, 플러그 및 상부 배선을 형성하기 위해 층간 절연막(14)에 CMP 공정을 진행하게 된다. 그런데, CMP 공정은 층간 절연막의 평탄화를 위해서는 우수한 특성을 나타내지만, 연마되는 막질에서 발생한 파티클(particle) 또는 CMP 패드에 존재하는 파티클에 의해 층간 절연막 표면에 스크래치(scratch)를 수반하는 등의 문제점들을 발생하게 된다. 더욱이, 연마된 층간 절연막(14)의 표면에 형성된 스크래치(16)에는 후속의 금속 배선 공정에서 금속 잔여물(24)이 있게 된다. 이와 같이 스크래치(16) 내에 남아 있는 금속(24) 등과 같은 도전 물질은 금속 배선 간에 금속 브릿지(metal bridge)의 현상을 유발하는 요인이 된다.
따라서 종래 기술에 의한 반도체 장치에서 금속 브릿지는 금속 배선 간의 전기적인 단락을 유발할 수 있으며 금속 배선 간을 절연시키는 층간 절연막의 선폭 확보를 저하시킴으로써, 결국 절연 특성을 저하시키는 역할을 한다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 층간 절연막의 CMP 후에 유동성막을 추가 도포하고 이 유동성막과 층간 절연막을 함께 소정 두께까지 식각함으로써 금속 배선 공정 전에 층간 절연막에 발생된 스크래치를안전하게 제거할 수 있어 반도체 소자의 금속 브릿지 및 이로 인한 층간 절연막의 절연 특성 저하를 개선시킬 수 있는 반도체 소자의 스크래치 결함 방지 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 콘택 전극 또는 플러그를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판의 하부 구조물을 형성하고 그 전면에 적어도 1층 이상의 층간 절연막을 형성하는 단계와, 층간 절연막의 표면을 화학적기계적 연마하는 단계와, 화학적기계적 연마 공정시 발생된 층간 절연막의 결함을 보상하고자 층간 절연막 상부에 유동성막을 도포하는 단계와, 유동성막 및 층간 절연막을 소정 깊이까지 식각하는 단계와, 식각된 층간 절연막에 하부 구조물의 표면이 노출되는 콘택홀을 형성하는 단계와, 콘택홀에 도전막을 매립하고 이를 화학적기계적 연마하여 콘택 전극 또는 플러그를 형성하는 단계를 포함한다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조 공정의 일 예를 도시한 수직 단면도들,
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 스크래치 결함 방법 방법을 설명하기 위한 일 예를 도시한 수직 단면도들.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 스크래치 결함 방법 방법을 설명하기 위한 일 예를 도시한 수직 단면도들이다. 이들 도면을 참조하여 본 발명의 일 실시예에 따른 배선 제조 공정에 대해 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 반도체 소자 공정을 진행한 후에 하부 구조물로서 제 1금속 배선(102)을 형성하고, 그 위에 적어도 1층 이상의 층간 절연막(104)을 형성하고, CMP 공정으로 층간 절연막(104)을 평탄화한다. 이때, 층간 절연막(104)의 CMP 공정시 연마되는 막질에서 발생한 파티클(particle) 또는 CMP 패드에 존재하는 파티클로 인해 층간 절연막(104)의 표면에 스크래치(106)가 발생할 수 있다. 하지만, 본 발명은 다음과 같이 금속 배선의 제조 공정 전에 스크래치(106)로 인한 결함을 제거할 수 있다.
우선 도 2b에 도시된 바와 같이, CMP 공정시 발생된 층간 절연막(104)의 스크래치(106) 결함을 보상하고자 층간 절연막(104) 상부에 유동성막(108)으로서 포토레지스트을 도포한다.
그리고 도 2c에 도시된 바와 같이, 유동성막(108) 및 층간 절연막(104)을 소정 깊이까지 식각해낸다. 이때, 식각 공정은 건식 식각(dry etch) 또는 전면 식각(etch back)으로 진행한다. 이러한 식각 공정에 의해 유동성막(108)이 제거되면서 층간 절연막(104)에 스크래치(106)가 발생한 두께까지 함께 식각되어 제거된다. 여기서 도면 부호 104a는 소정 두께가 식각되고 스크래치 결함이 제거된 층간 절연막을 나타낸 것이다.
그런 다음 도 2d에 도시된 바와 같이, 스크래치 결함이 제거된 층간 절연막(104a)에 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(104a)에서부터 제 1금속 배선(102)의 표면까지 식각하여 콘택홀(110)을 형성한다.
이어서 도 2e에 도시된 바와 같이, 콘택홀(110)이 형성된 층간 절연막(104a)에 배리어 메탈막(112)으로서 Ti/TiN을 형성한 후에 도전체 물질로서 텅스텐(W)(114)을 갭필한다.
그리고나서 도 2f에 도시된 바와 같이, 층간 절연막(104a) 표면이 드러날 때까지 텅스텐(114) 및 배리어 메탈막(112)을 CMP로 평탄화하여 플러그를 형성한다.
이후 도 2g에 도시된 바와 같이, 상기 구조물에 금속막을 증착하고 이를 사진 및 식각 공정으로 패터닝하여 플러그를 통해 제 1금속 배선(102)과 수직 연결되는 제 2금속 배선(116)을 형성함으로써 본 실시예에 따른 다층 배선을 제조한다.
이상 설명한 바와 같이, 본 발명은 층간 절연막의 평탄화를 위해 CMP 공정에서 발생한 스크래치 결함을 금속 배선 공정 전에 미리 제거한다. 즉, 층간 절연막의 CMP 후에 유동성막을 추가 도포하고 이 유동성막과 층간 절연막을 함께 소정 두께까지 식각함으로써 금속 배선 공정 전에 층간 절연막에 발생된 스크래치를 제거한다.
그러므로, 본 발명은 층간 절연막의 스크래치로 인해 유발되는 반도체 소자의 금속 브릿지 및 이로 인한 층간 절연막의 절연 특성 저하를 개선시킬 수 있어 반도체 제조 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (3)

  1. 콘택 전극 또는 플러그를 갖는 반도체 소자의 제조 방법에 있어서,
    반도체 기판의 하부 구조물을 형성하고 그 전면에 적어도 1층 이상의 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 표면을 화학적기계적 연마하는 단계;
    상기 화학적기계적 연마 공정시 발생된 층간 절연막의 결함을 보상하고자 상기 층간 절연막 상부에 유동성막을 도포하는 단계;
    상기 유동성막 및 상기 층간 절연막을 소정 깊이까지 식각하는 단계;
    상기 식각된 층간 절연막에 상기 하부 구조물의 표면이 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전막을 매립하고 이를 화학적기계적 연마하여 상기 콘택 전극 또는 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스크래치 결함 방지 방법.
  2. 제 1 항에 있어서,
    상기 유동성막은 포토레지스트인 것을 특징으로 하는 반도체 소자의 스크래치 결함 방지 방법.
  3. 제 1 항에 있어서,
    상기 유동성막 및 상기 층간 절연막을 소정 깊이까지 식각하는 단계에서 상기 식각은 건식 식각 또는 전면 식각인 것을 특징으로 하는 반도체 소자의 스크래치 결함 방지 방법.
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