KR100434716B1 - 반도체소자의다층금속배선형성방법 - Google Patents

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Abstract

본 발명은 하부 금속 배선 상부에 도전막으로 구성된 돌출부를 형성하여 상기 돌출부를 통해 하부 배선과 상부 배선을 연결한다. 따라서, 하부 금속 배선과 상부 금속 배선 연결시 텅스텐을 사용하지 않으므로, 금속 배선간의 접촉 저항을 감소시키고 접촉 불량을 감소시켜, 소자의 신뢰성을 향상시킨다.

Description

반도체 소자의 다층 금속배선 형성방법
본 발명은 반도체 장치의 다층 금속 배선 형성 방법에 관한 것이다.
반도체 소자에 있어서 신호 전달 및 전원 인가 등에 사용되는 금속 배선의 선폭 및 배선간의 간격은, 반도체 장치의 집적도의 증가에 따라 감소한다. 또한, 하부 금속 배선 형성 후 상부 금속 배선과의 절연 및 평탄화를 위해 하부 배선 상부에 절연층을 형성한다.
한편, 상/하부의 다층 금속 배선을 연결하기 위해 하부 배선 상부에 형성되는 절연층에 콘택홀을 형성하고 상기 콘택홀에 텅스텐을 증착하여 텅스텐 플러그를 형성하는 기술이 일반적으로 널리 사용된다.
도 1a 내지 도 1d는 종래 기술에 따른 다층 금속 배선을 제조하는 단계를 나타낸다.
도 1a에 도시된 바와같이, 소정의 집적층이 형성된 반도체 기판(1) 상에 제 1 절연막(2)과 도전막(3)을 순차적으로 형성한다. 다음 상기 도전막(3) 상면에 비반사방지막으로 TiN막(4)을 형성한다. 다음 소정의 감광막 패턴(5)을 상기 TiN막(4) 상면에 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 감광막 패턴(5)을 마스크로 이용하여 TiN막(4) 및 도전막(3)을 식각하여 절연막(2)의 소정 부분을 노출시킨 다음, 상기 감광막 패턴(5)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, TiN막(4)과 도전막(3)이 패터닝된 상기 기판 상면에 제 2 절연막(6)과 SOG(Silicon On Glass)막(7) 및 제 3 절연막(8)을 순차적으로 형성한 후 , 상기 제 3 절연막(8)의 소정 부분에 감광막 패턴(9)을 형성한다.
그다음, 도 1d에 도시된 바와같이, 상기 감광막 패턴(9)을 마스크로 이용하여, 상기 제 3 절연막(8), 상기 SOG층(7) 및 상기 제 2 절연막(7)을 식각하여 상기 TiN막(4)의 소정 부분을 노출시키는 콘택홀을 형성한다.
이어서, 상기 콘택홀에 텅스텐 플러그(10)를 공지의 방법으로 형성한다. 연이어 상기 콘택홀과 접촉하는 금속 배선(11)을 상기 제 3 절연막(8) 상면에 형성한다.
그런데, 일반적으로 하부 금속 배선인 도전막(3)과 상부 금속 배선인금속층(11)의 구성 성분이 상이하고, 상부 배선과 하부 배선을 연결하는 텅스텐 플러그(10)가 상대적으로 비저항이 크기 때문에 배선의 접촉 저항이 크다.
또한, 열공정을 거치면서 알루미늄 합금막과 같은 금속 배선(3, 11)이 팽창 및 수축하므로 텅스텐 플러그(10)와 도전막(3) 사이에 접촉 불량이 발생하는 문제가 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 하부 금속 배선과 상부 금속 배선 연결시 텅스텐을 사용하지 않으므로써 금속 배선간의 접촉 저항을 감소시켜 접촉 불량을 줄일 수 있어 소자의 신뢰성을 향상시킬 수 있는 다층 금속 배선 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 연결 방법을 나타내는 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 금속 배선 연결 방법을 나타내는 단면도들.
상기 목적을 달성하기 위한, 본 발명은, 텅스텐 플러그의 사용없이 하부 금속 배선에 돌출부를 형성하여 하부 금속 배선과 상부 금속 배선을 연결시킨다.
본 발명에 따른 구체적인 실시예에 따르면, 기판 상에 제 1 절연막, 제 1 도전막, 식각 저지막, 제 2 도전막 및 비반사방지막을 순차적으로 형성한다. 상기 비반사방지막 상면에 제 1 감광막 패턴을 형성하고, 상기 제 1 감광막 패턴을 이용하여 상기 제 1 도전막, 식각 저지막, 제 2 도전막 및 비반사방지막을 패터닝하여 상기 제 1 절연막을 노출시킨다. 상기 비반사방지막 상면에 제 2 감광막 패턴을 형성하고 상기 제 2 감광막 패턴을 이용하여 상기 식각 저지막을 식각 저지층으로하여 상기 패터닝된 비반사방지막 및 상기 제 2 도전막을 재차 식각한다. 상기 제 2 감광막 패턴을 제거하고, 상기 비반사방지막 및 상기 제 2 도전막이 재차 식각된 결과물 전면에 제 2 절연막과 제 3 절연막을 순착적으로 형성한다. 제 3 절연막을 상기 비반사방지막의 표면이 노출되도록 에치백한다. 에치백 단계 이후에 상기 결과물 전면에 제 4 절연막을 형성한다. 상기 제 4 절연막을 상기 비반사방지막을 연마하여 평탄화한다. 상기 평탄화된 제 4 절연막 상면에 상기 비반사방지막과 전기적으로 연결되는 제 3 도전막을 형성한다. 한편, 비반사방지막 및 상기 제 2 도전막의 재차 식각 공정시, 상기 제 1 절연막 표면의 일부도 식각된다.
보다 구체적으로 살펴보면, 상기 식각 저지막 및 상기 비반사방지막은 TiN으로 구성되고, 상기 제 2 절연막은 TEOS(Tetraehtylorthosilicate) 산화막이고, 제 3 절연막은 SOG막이며, 상기 제 4 절연막은 과잉 실리콘 산화막이며, 상기 제 2 절연막의 두께는 약 1000 내지 4000Å이고, 상기 제3 절연막의 두께는 약 4000 내지 6000Å이며, 상기 제 4 절연막의 두께는 약 8000 내지 10000Å이다. 또한, 상기 제 2 절연막 및 상기 제 3 절연막은 동일한 식각율을 갖는 것이 바람직하다.
이하 본 발명을 도 2a 내지 도 2f를 참조하여 상세히 설명한다.
도 2a에 도시된 바와같이, 소정의 집적층이 형성된 반도체 기판(21) 상에 제 1 절연막(22), 제 1 도전막(23), 식각 저지용 제 1 TiN막(24), 제 2 도전막(25) 및 비반사용 제 2 TiN막(26)을 순차적으로 형성한다.
그다음, 도 2b에 도시된 바와같이, 상기 제 2 TiN(26) 상부에 제 1 감광막 패턴(27)을 형성한다. 상기 제 1 감광막 패턴(27)을 마스크로 이용하여 BCl3, Cl2가스에 의한 반응성 이온 식각 방법으로 상기 제 2 TiN막(26), 제 2 도전막(25),제 1 TiN막(24) 및 제 1 도전층(23)을 식각한다. 이때, 종말점 식각을 하여 제 1 절연막(22)의 표면을 노출시키며 제 1 절연막(22)의 상면에는 제 1 도전막(23)의 잔류물(35)이 남는다.
이어서, 도 2c에 도시된 바와 같이, 제 1 감광막 패턴(27)을 제거하고, 식각 저지용 제 1 TiN막(24)의 일부를 노출시키도록 상기 제 2 TiN막(26) 상면에 제 2 감광막 패턴(28)을 형성한다. 상기 제 2 감광막 패턴(28)을 마스크로 이용하여 BCl3, Cl2가스에 의한 반응성 이온 식각 방법으로 상기 제 1 TiN막(24) 및 제 1 도전층(23)을 식각하여 돌출부(25b)를 형성한다. 상기 식각시, 잔류물(35)도 함께 식각되고 나아가 제 1 절연막(22)의 표면 일부도 식각된다.
그다음, 도 2d에 도시된 바와같이, 상기 제 2 감광막 패턴(28)을 제거한 뒤, 결과물 전면에 약 1000 내지 4000Å의 플라즈마 보조 TEOS 산화막(29)과 약 4000 내지 6000Å의 SOG막(30)을 도포하고 큐어링한다.
이어서, 도 2e에 도시된 바와 같이, CF4, CHF3, Ar 가스에 의한 반응성 이온 식각 방법으로 상기 SOG 막(30)을 에치백한다. 상기 제 2 TiN막(26b) 및 돌출부(25b)의 일부가 노출되도록 에치백한다. 다음 결과물 전면에 과잉 실리콘 산화막(31)을 약 8000 내지 10000Å 두께로 도포한다. 여기서 SOG막(30)과 상기 플라즈마 보조 TEOS 산화막(29)은 동일한 식각율을 갖는 것을 선택하여 에치백에 의해 평탄화 특성이 약화되는 것을 방지한다.
그다음, 도 2f에 도시된 바와 같이, 실리카와 같은 슬러리를 이용하여 화학기계 연마법을 실시하여 상기 과잉 실리콘 산화막(31)을 상기 제 2 TiN막(26)의 표면이 노출되도록 연마한다. 상기 연마에 의해 결과물이 평탄화된다. 다음, 상기 제 2 TiN막(26)과 전기적으로 연결되는 상부 금속 배선(32)을 형성한다.
이상에서 설명한 바와 같이, 하부 금속 배선과 상부 금속 배선 연결시 텅스텐을 사용하지 않으므로, 금속 배선간의 접촉 저항을 감소시키고 접촉 불량을 감소시켜, 소자의 신뢰성을 향상시킨다.
본 발명은 특정 실시예에 한정하여 설명하였으나, 본 발명의 사상을 벗어나지 않는 범위의 각종 변형이 가능함은 당업자에게 자명하다.

Claims (10)

  1. (a) 기판 상에 제 1 절연막, 제 1 도전막, 식각 저지막, 제 2 도전막 및 비반사방지막을 순차적으로 형성하는 단계,
    (b) 상기 비반사방지막 상면에 제 1 감광막 패턴을 형성하고, 상기 제 1 감광막 패턴을 이용하여 상기 제 1 도전막, 식각 저지막, 제 2 도전막 및 비반사방지막을 패터닝하여 상기 제 1 절연막을 노출시키는 단계,
    (c) 상기 제1감광막패턴을 제거한후 상기 비반사방지막 상면에 제 2 감광막 패턴을 형성하고 상기 제 2 감광막 패턴을 이용하여 상기 식각 저지막을 식각 저지층으로하여 상기 패터닝된 비반사방지막 및 상기 제 2 도전막을 재차 식각하는 단계,
    (d) 상기 제 2 감광막 패턴을 제거하고, 상기 비반사방지막 및 상기 제 2 도전막이 재차 식각된 결과물 전면에 제 2 절연막과 제 3 절연막을 순차적으로 형성하는 단계,
    (e) 상기 제 3 절연막을 상기 비반사방지막의 표면이 노출되도록 에치백하는 단계,
    (f) 에치백 단계 이후에 상기 결과물 전면에 제 4 절연막을 형성하는 단계,
    (g) 상기 제 4 절연막을 상기 비반사방지막의 표면이 노출되도록 연마하여 평탄화하는 단계, 및
    (h) 상기 평탄화된 제 4 절연막 상면에 상기 비반사방지막과 전기적으로 연결되는 제 3 도전막을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 비반사방지막 및 상기 제 2 도전막의 재차 식각 공정시에, 상기 제 1 절연막 표면의 일부도 식각되는 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막은 TEOS 산화막이고, 제 3 절연막은 SOG막이며, 상기 제 4 절연막은 과잉 실리콘 산화막인 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  4. 제 3 항에 있어서, 상기 제 2 절연막의 두께는 약 1000 내지 4000Å인 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  5. 제 3 항에 있어서, 상기 제3 절연막의 두께는 약 4000 내지 6000Å인 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  6. 제 3 항에 있어서, 상기 제 4 절연막의 두께는 약 8000 내지 10000Å인 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  7. 제 1 항 또는 제 3 항에 있어서, 상기 제 2 절연막 및 상기 제 3 절연막은 동일한 식각율을 갖는 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  8. 제 1 항 또는 제 3 항에 있어서, 상기 제 3 절연막은 CF4, CHF3, Ar 가스에 의한 반응성 이온 식각 방법으로 에치백되는 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 (b) 단계 및 상기 (c) 단계의 식각시 BCl3, Cl2가스에 의한 반응성 이온 식각 방법을 이용하는 것을 특징으로하는 반도체 장치의 금속 배선 형성 방법.
  10. 제 1 항에 있어서, 상기 비반사방지막 및 상기 식각 저지막은 TiN인 것을 특징으로하는 반도체 장치의 다층 금속 배선 형성 방법.
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* Cited by examiner, † Cited by third party
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KR970052197A (ko) * 1995-12-05 1997-07-29 문정환 금속배선 형성방법

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