KR100330024B1 - 금속ｃｍｐ공정에 의한 균열과 부식을 방지할 수 있는반도체소자의 제조방법 - Google Patents

금속ｃｍｐ공정에 의한 균열과 부식을 방지할 수 있는반도체소자의 제조방법 Download PDF

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Abstract

반도체소자 제조방법에 있어서, 상기 반도체기판 상부에 제 1 전도막이 형성되며, 제 1 전도막상에 절연막이 형성되고, 절연막상에 희생막이 형성된다. 다음에, 희생막 및 절연막에 홀이 개공된다. 다음에, 희생막 및 홀내에 제 2 전도막이 형성된다. 다음에, 제 2 전도막상에 금속CMP공정이 실행되어 희생막을 노출시킨다. 최종적으로 희생막이 제거된다.

Description

금속ＣＭＰ공정에 의한 균열과 부식을 방지할 수 있는 반도체소자의 제조방법{Method for manufacturing semiconductor device capable of avoiding flaws and erosion caused by metal CMP process}
본 발명은 금속CMP(chemical mechanical polishing)공정에 의한 균열 또는 스크래치 및 부식을 방지할 수 있는 반도체소자를 제조하는 방법에 관한 것이다.
CMP 공정은 반도체소자의 층간 평탄화 또는 층 절연에 흔히 사용되어진다. 그것은 미세한 패턴을 형성하기 위한 노광에 있어서 보다 단파장의 빔을 요하는 반도체소자의 디자인룰의 결과로서 노광마진이 감소함에 따라 소형화되는 반도체소자의 완벽한 평탄화가 필요하게 되었기 때문이다. 이러한 CMP공정은 "산화CMP"공정이라 불리운다.
다른 한편으로, CMP공정은 종래의 에칭백공정에 비해 높은 품질의 반도체소자를 형성하기 위해 플러그홀(hole) 또는 그루브에 매립한 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어진 금속막을 평탄화하는데 이용된다. 이러한 CMP공정은 "금속CMP"공정이라 불리운다.
"금속CMP"공정은 배선막을 형성하기 위한 다마신(damascene)법 및 플러그와 플러그상의 배선막을 동시에 형성하기 위한 듀얼다마신법에 적용된다.
그러므로, CMP공정은 고성능 반도체소자의 제조에 필수적인 공정이다.
CMP공정에 있어서, "산화CMP"공정 또는 "금속CMP"공정을 실행하기 위해 연마작용의 조절이 주의된다. "산화CMP"공정에 있어서, 산화실리콘과 같은 절연물의 연마률은 금속의 연마률보다 크다. 한편, "금속CMP"공정에 있어서, 금속의 연마률은 산화실리콘과 같은 절연물의 연마률보다 크다.
종래의 반도체소자 제조방법에 있어서, 절연막은 반도체기판 상부의 제 1 전도막상에 형성된다. 다음에, 절연막에 홀이 개공되고, 제 2 전도막이 절연막상 및 홀내에 형성된다. 다음으로, "금속CMP"공정이 제 2 전도막상에 형성되어 절연막을 노출시킨다. 이것은 후에 상세하게 설명될 것이다.
그러나, 상술된 종래의 방법에 있어서, 균열이나 스크래치가 반드시 절연막의 표면상에 생성되며, 이것은 회로를 쇼트시키거나 절연막상에 형성된 배선막의 단선을 초래한다. 이것은 생산 수율을 떨어뜨린다. 또한, 부식효과가 현저하게 나타나며, 이것은 소자내의 절연막의 기생용량을 변동시킨다. 이것이 신뢰도를 떨어뜨리게 된다. 이것도 또한 후에 상세하게 설명될 것이다.
상술된 균열 또는 스크래치를 제거하기 위해, 추가적인 "산화CMP"공정이 "금속CMP"공정이 실행된 후 절연막상에서 실행된다(일본 특개평 10-189602호 공보 참조). 그러나, 이러한 경우에도, 비록 균열 또는 스크래치의 수가 적어지기는 하나 역시 균열 또는 스크래치가 "산화CMP"공정의 결과로서 절연막의 표면상에 생성된다. 또한, 추가적인 CMP공정이 제조비용을 증가시킨다. 더욱이, 주로 상술된 균열 또는 스크래치 그리고 연마작용에 의한 연마제 찌거기, 금속파티클 등이 CMP 공정 후 클리닝 공정에 의해 완전히 제거되지 않는다는 사실 때문에 CMP 공정이 다른 공정보다 표면결함 또는 파티클을 더 발생시킨다. 그러므로, 이러한 추가적인 "산화CMP"공정의 사용은 균열 또는 스크래치가 "금속CMP"공정에 의해 발생되는 것을 방지하는데 대해 높은 효과를 가지지 못한다.
본 발명의 목적은 "금속CMP"공정에 의한 균열 및 부식을 방지할 수 있는 반도체소자 제조방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래의 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 2는 도 1f에 도시된 소자의 평면도이다.
도 3은 도 1a 내지 도 1f에서 설명된 방법에 의해 제조된 소자에서의 부식효과를 설명하기 위한 단면도이다.
도 4a 내지 도 4g는 본 발명에 따른 반도체소자 제조방법에 대한 제 1 실시예를 설명하는 단면도이다.
도 5는 도 4g에 도시된 소자의 평면도이다.
도 6a 및 도 6b는 도 4a 내지 도 4g에서 설명된 방법에 의해 제조된 소자에서의 부식효과를 설명하기 위한 단면도이다.
도 7a 내지 도 7i는 도 4a 내지 도 4g의 변형을 설명하기 위한 단면도이다.
도 8a 내지 도 8g는 본 발명에 따른 반도체소자 제조방법에 대한 제 2 실시예를 설명하는 단면도이다.
도 9a 내지 도 9g는 본 발명에 따른 반도체소자 제조방법에 대한 제 3 실시예를 설명하는 단면도이다.
도 10은 도 4g에 도시된 소자의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2, 4, 41, 42 : 절연막
3 : 전도막 5 : 장벽막
6 : 금속막 7,7',7" : 상부 배선막
11 : 희생막 12 : 보호막
X : 균열, 스크래치 GV : 그루브
PH : 홀 PA1 : 밀패턴영역
PA2 : 소패턴영역
본 발명에 따른, 반도체소자 제조방법에 있어서, 반도체기판 상부에 제 1 전도막을 형성하고, 제 1 전도막상에 절연막을 형성하며, 절연막상에 희생막을 형성한다. 다음에, 희생막 및 절연막에 홀이 개공된다. 다음에, 희생막상 및 홀내에 제 2 전도막이 형성된다. 그리고, "금속CMP"공정이 제 2 전도막상에 실행되어 희생막을 노출시킨다. 최종적으로, 희생막이 제거된다. 그러므로, "금속CMP"공정에 의해 생성된 희생막 표면상의 균열 또는 스크래치는 완전히 제거되며, 또한, 절연막의 두께는 균일하게 유지된다.
또한, 반도체소자 제조방법에 있어서, 반도체기판 상부에 제 1 전도막을 형성하고, 제 1 전도막상에 절연막을 형성한다. 다음에, 절연막에 홀이 개공된다. 다음에, 절연막 및 홀내에 배리어메탈막 및 금속막이 순차적으로 형성된다. 그리고, "금속CMP"공정이 금속막상에 실행되어 배리어메탈막을 노출시킨다. 최종적으로, 배리어메탈막의 노출된 부분이 제거된다. 그러므로, "금속CMP"공정에 의해 배리어메탈막의 표면상에 생성된 균열 또는 스크래치는 완전히 제거되며, 또한, 절연막의 두께가 균일하게 유지된다.
이하, 본 발명은 첨부된 도면들을 참조하여 종래의 기술과 비교함으로써 보다 상세하게 설명될 것이다.
실시예를 설명하기 앞서, 도 1a 내지 도 1f, 도 2 및 도 3을 참조하여 종래의 반도체소자 제조방법을 설명한다.
우선, 도 1a에 있어서, 산화실리콘으로 이루어진 절연막(2)이 CVD공정에 의해 반도체기판상에 증착된다. 다음에, 그루브(GV)가 포토리소그라피 및 드라이에칭공정에 의해 절연막(2)에 형성된다. 그리고, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어진 전도막(3)이 절연막(2)의 그루브(GV)내에 매립된다. 이러한 경우에 있어서, 전도막(3)은 하부 배선막으로써의 기능을 한다.
다음으로, 도 1b에 있어서, 산화실리콘으로 이루어진 절연막(4)이 CVD공정에 의해 전체 표면상에 증착된다.
다음으로, 도 1c에 있어서, 플러그홀(PH)이 포토리소그라피 및 드라이에칭공정에 의해 절연막(4)에 개공된다.
다음에, 도 1d에 있어서, 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어진 배리어메탈막(5) 및 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 둘 이상 금속의 다층 또는 합금으로 이루어진 금속막(6)들이 순차적으로 스퍼터링(sputtering)공정에 의해 전체 표면상에 순차적으로 증착된다.
배리어메탈막(5)은 절연막(4)과 금속막(6) 사이의 접촉특성이 나쁜것을 보상한다. 또한, 배리어메탈막(5)은 좋은 보상특성들 및 좋은 접촉저항특성들을 가진다.
다음으로, 도 1e에 있어서, 금속막(6) 및 배리어막(5)은 스토퍼로서 절연막(4)을 사용하는 "금속CMP"공정에 의해 평탄화된다.
일반적으로, CMP공정은 대략 0.1 ~ 1㎛ 정도의 알루미나나 실리카로 만들어진 연마용 입자, 요오드화칼륨수용액이나 과산화수소수로 만들어진 산화제 및 pH 조절자로 이루어진 연마제를 포함하는 연마용약품(agent)을 사용한다. 또한, 연마용약품의 점도가 조정되어 있다. 그러므로, 반도체웨이퍼의 후면이 폴리우레탄으로 이루어진 연마헤드의 바닥면에 적하되면, 반도체웨이퍼를 적하한 연마헤드가 회전하며 상술된 연마액으로 적셔져 회전하는 연마포로 보내지며, 반도체웨이퍼의 전면은 웨이퍼의 표면과 접촉되도록 된 연마제로 인해 야기되는 마찰의 물리적 영향 및 산화제 등에 의해 야기되는 화학적 영향에 의해 평탄화된다. 또한, "금속CMP"공정에 있어서, 연마 입자의 크기는 상대적으로 커서 배리어메탈막(5) 및 금속막(6)의 연마률은 절연막(4)의 연마률보다 크다. 그러므로, 절연막(4)은 "금속CMP"공정에 있어서, 스토퍼로서의 기능을 한다.
최종적으로, 도 1f에 있어서, 미도시된 산화실리콘으로 만들어진 절연막은 CVD공정에 의해 표면전체에 증착되며, 미도시된 그루브는 포토리소그라피 및 드라이에칭공정에 의해 절연막에 형성된다. 다음으로, 텅스텐(W) 등으로 만들어진 전도막(7)은 그루브에 매립된다. 전도막(7)은 상부 배선막으로서의 기능을 한다.
도 1a 내지 도 1f에서 설명된 방법에 있어서, 연마입자 크기가 상대적으로 크기 때문에, 도 1e 및 도 1f에 도시된 균열 또는 스크래치(X)가 절연막(4)의 표면상에 반드시 생성된다. 이러한 균열 또는 스크래치는 상부 배선막을 쇼트 시키거나 단선시키게 된다. 즉, 도 1f의 평면도인 도 2에서 설명된 것과 같이, 전도막(7)(상부 배선막) 및 이와 인접한 전도막(7', 7")은 전도막(3)(하부 배선막)위로 십자형으로 가로지르게 된다. 이러한 경우에, 전도막(7)은 배리어메탈막(5) 및 금속막(6)에 의해 형성된 플러그를 개재하여 전도막(3)에 전기적으로 연결되며, 반면, 전도막(7', 7")과 전도막(3)간에는 전기적 연결이 없다. 그러므로, 만약 도 2에 X1으로 표시된 것과 같은 균열 또는 스크래치가 발생하면, 전도막(7)은 연결되지 않는다. 또한, 만약, 도 2에 X2로 표시된 것과 같은 균열 및 스크래치가 발생하고 금속이 이 균열 및 스크래치에 매립되면, 전도막(7', 7")은 쇼트될 수 있다. 이것은 생산 수율을 떨어뜨린다.
또한, 도 1a 내지 도 1f에서 설명된 방법에 있어서, 부식현상이 현저하게 나타나며, 이것은 배선막의 기생용량을 변동시킬 수 있다. 즉, "금속CMP"공정에 있어서, 절연막(4)상의 배리어메탈막(5) 및 금속막(6)을 완전히 제거하기 위해, 장벽막(5) 및 금속막(6)이 과잉하게 연마된다. 그러나, 이러한 경우에, 도 3에 도시된 바와 같이, 절연막(4)의 스토핑효과가 밀패턴영역(PA1)에서 보다 소패턴영역(PA2)에서 더 크기 때문에 배리어메탈막(5) 및 금속막(6)의 연마률은 소패턴영역(PA2)에서 보다 밀패턴영역(PA1)에서 더 크다. 결과적으로, 절연막(4)의 두께가 소자내에서 변동하게 되어, 소자내의 절연막(4)의 기생용량이 변동하게 되는데, 이것이 신뢰성을 떨어뜨린다.
본 발명의 반도체소자 제조방법의 제 1 실시예는 도 4a 내지 도 4g, 도 5, 도 6a 및 도 6b를 참조하여 상세히 설명된다.
우선, 도 4a에 있어서, 도 1a에서와 같은 방법으로, 산화실리콘으로 만들어진 절연막(2)이 CVD공정에 의해 반도체기판(1)상에 증착된다. 다음에, 포토리소그라피 및 드라이에칭공정에 의해 절연막(2)에 그루브(GV)가 형성된다. 다음에, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어진 전도막(3)이 절연막(2)의 그루브(GV)에 매립된다. 이러한 경우에, 전도막(3)은 하부 배선막으로의 기능을 한다.
다음으로, 도 4b에 있어서, 산화실리콘으로 이루어진 대략 500㎚ 두께의 절연막(4)이 CVD공정에 의해 표면전체에 증착된다. 이어서, 질화규소막(Si3N4)으로 이루어진 대략 50㎚ 두께의 희생막(11)이 CVD공정에 의해 절연막(4)상에 증착된다.
다음으로, 도 4c에 있어서, 포토리소그라피 및 드라이에칭공정에 의해 희생막(11) 및 절연막(4)에 대략 직경 500㎚의 플러그홀(PH)이 개공된다.
다음으로, 도 4d에 있어서, 도 1d에서와 같은 방법으로, 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어진 대략 30㎚ 두께의 배리어메탈막(5) 및 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 둘 이상의 금속의 다층막 또는 합금으로 이루어진 대략 600㎚ 두께의 금속막(6)이 스퍼터링 공정에 의해 전체 표면상에 순차적으로 증착된다.
다음으로, 도 4e에 있어서, 금속막(6) 및 장벽막(5)은 스토퍼로서 희생막(11)을 사용하는 "금속CMP"공정에 의해 평탄화된다.
다음으로, 도 4f에 있어서, 희생막(11)이 인산을 사용하는 습식에칭공정에 의해 제거된다.
최종적으로, 도 4g에 있어서, 도 1f에서와 같은 방법으로, 미도시된 산화실리콘으로 이루어진 절연막이 CVD공정에 의해 전체 표면상에 증착되며, 미도시된 그루브(GV)가 포토리소그라피 및 드라이에칭공정에 의해 절연막에 형성된다. 다음에, 텅스텐(W) 등으로 이루어진 전도막(7)이 그루브에 매립된다. 전도막(7)은 상부 배선막으로서의 기능을 한다.
도 4a 내지 도 4g에서 언급된 방법에서 조차, 연마입자의 크기가 상대적으로 크기 때문에, 도 4e에 도시된 균열 또는 스크래치(X)가 희생막(11)의 표면상에 반드시 발생하게 된다. 그러나, 이러한 균열 또는 스크래치(X)는 희생막(11)의 제거와 동시에 완전히 제거되어, 절연막(4)이 손상되는 것을 방지할 수 있다. 그러므로, 도 5에서 설명된 바와 같이, 상부 배선막(7, 7' 및 7")은 균열 또는 스크래치(X)에 의해 결코 쇼트되거나 단선되지 않는다. 이것은 생산 수율을 향상시킬 수 있다.
또한, 도 4a 내지 도 4g에서 설명된 방법에 있어서, 부식효과도 거의 나타나지 않으며, 이것은 배선막의 기생용량을 변동시키지 않게 된다. 즉, "금속CMP"공정에 있어서, 절연막(4)상의 배리어메탈막(5) 및 금속막(6)을 완전히 제거하기 위해, 배리어메탈막(5) 및 금속막(6)이 과잉되게 연마된다. 그러므로, 이러한 경우에, 도 6a에서 설명된 바와 같이, 희생막(11)의 스토핑효과가 밀패턴영역(PA1)에서 보다 소패턴영역(PA2)에서 더 크기 때문에 배리어메탈막(5) 및 금속막(6)의 연마률이 소패턴영역(PA2)에서 보다 밀패턴영역(PA1)에서 더 크게 된다. 결과적으로, 희생막(11)의 두께는 소자내에서 변동된다. 그러나, 도 6b에서 설명된 바와 같이, 희생막(11)이 제거된 후, 절연막(4)의 두께는 균일하게 유지되어, 절연막(4)의 기생용량은 소자내에서 거의 변동되지 않는다. 그러므로, 소자는 구조적 영향을 받지 않게되어, 신뢰성을 떨어뜨리지 않는다.
도 4a 내지 도 4g에서 설명된 제 1 실시예에 있어서, 질화규소막(Si3N4)으로 이루어진 희생막(11)은 CHF3및 O2의 혼합가스를 사용하는 이방성드라이에칭공정에 의해 에칭된다.
또한, 희생막(11)은 SiON, 다결정실리콘, 알루미늄(Al), 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어질 수 있다. 만약, SiON이 사용되면, 황산과 과산화수소의 혼합용액을 사용한 습식에칭공정 또는 CHF3및 O2의 혼합가스를 사용하는 이방성드라이에칭공정에 의해 에칭될 수 있다. 만약 정실리콘이 사용되면, 플루오르산및 초산의 혼합용액을 사용하는 습식에칭공정 또는 HBr 가스를 사용하는 드라이에칭공정에 의해 에칭될 수 있다. 만약 알루미늄이 사용되면, 질산, 초산 및 인산의 혼합용액을 사용하는 습식에칭공정 또는 염소(Cl2)가스를 사용하는 드라이에칭공정에 의해 에칭될 수 있다. 만약, 티타늄(Ti) 또는 질화티타늄(TiN)이 사용되면, 4~5 : 1의 혼합비를 갖는 황산 및 과산화수소의 혼합용액을 사용하는 습식에칭공정에 의해 에칭될 수 있다.
제 1 실시예의 변형을 설명하는, 도 7a 내지 도 7i에 있어서, 도 7a, 7b, 7c, 7d, 7e, 7h 및 7i는 각각 도 4a, 4b, 4c, 4d, 4e, 4f 및 4g에 대응되며, 도 7f 및 도 7g의 단계들이 제 1 실시예의 단계에 부가되었다. 즉, "금속 CMP" 공정이 도 4e에 대응되는 도 7e의 단계에서 실행된 후, 제조공정은 도 7f에서 설명된 단계로 진행된다.
도 7f에 있어서, 광저항으로 이루어진 보호막(12)은 포토리소그라피공정에 의한 배리어메탈막(5) 및 금속막(6)에 의해 형성된 플러그상에서만 형성된다.
다음으로, 도 7g에 있어서, 희생막(11)이 제 1 실시예에서와 같은 습식에칭공정 또는 이방성드라이에칭공정에 의해 제거된다. 이러한 경우에, 배리어메탈막(5) 및 금속막(6)의 표면이 보호막(12)에 의해 보호되기 때문에, 배리어메탈막(5) 및 금속막(6)은 에칭 또는 변형되지 않는다. 다음에, 보호막(12)은 도 7h에 설명된 바와 같은 소자를 얻기 위해 제거된다.
이하, 본 발명에 따른 반도체소자 제조방법의 제 2 실시예가 도 8a 내지 도8g를 참조하여 설명된다.
우선, 도 8a에 있어서, 도 4a에서와 같은 방법으로, 산화실리콘으로 이루어진 절연막(2)은 CVD 공정에 의해 반도체기판(1)상에 증착된다. 다음에, 포토리소그라피 및 드라이에칭공정에 의한 절연막(2)에 그루브(GV)가 형성된다. 다음에, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어진 전도막(3)이 절연막(2)의 그루브(GV)에 매립된다. 이러한 경우에, 전도막(3)은 하부 배선막으로서의 기능을 한다.
다음으로, 도 8b에 있어서, 산화실리콘으로 이루어진 대략 300㎚ 두께의 절연막(41) 및 NSG(normal silicated glass)로 이루어진 대략 200㎚ 두께의 절연막(42)이 CVD공정에 의해 전체 표면상에 증착된다.
이어서, BPSG(boron phospho-silicated glass)로 이루어진 대략 50㎚ 두께의 희생막(11)이 CVD공정에 의해 절연막(42)상에 증착된다.
다음으로, 도 8c에 있어서, 도 4c에서와 유사한 방법으로, 포토리소그라피 및 드라이에칭공정에 의해 대략 직경 500㎚의 플러그홀(PH)이 희생막(11) 및 절연막(41, 42)에 개공된다.
다음으로, 도 8d에 있어서, 도 4d에서와 같은 방법으로, 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어진 대략 30㎚ 두께의 배리어메탈막(5) 및 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 둘 이상 금속의 다층막 또는 합금으로 이루어진 대략 600 ㎚ 두께의 금속막(6)이 순차적으로 스퍼터링공정에 의해 전체 표면상에 증착된다.
다음으로, 도 8e에 있어서, 도 4e에서와 같은 방법으로, 금속막(6) 및 장벽막(5)는 스토퍼로서 희생막(11)을 사용한 "금속CMP"공정에 의해 평탄화된다.
다음으로,도 8f에 있어서, 희생막(11)은 플루오르산 및 암모늄 플루오르화물의 혼합용액을 사용하는 습식에칭공정에 의해 제거된다. 이러한 습식에칭공정에 있어서, 희생막(11)의 에칭선택이 강화되었다.
최종적으로, 도 8g에 있어서, 도 4f에서와 같은 방법으로, 미도시된 산화실리콘으로 이루어진 절연막은 CVD공정에 의해 전체 표면상에 증착되며, 포토리소그라피 및 드라이에칭공정에 의해 절연막에 미도시된 그루브가 형성된다. 다음에, 텅스텐(W) 등으로 이루어진 전도막(7)이 그루브에 매립된다. 전도막(7)은 상부 배선막으로서의 기능을 한다.
도 8a 내지 도 8g에서 설명된 방법에서도, 연마입자의 크기가 상대적으로 크기 때문에, 도 8e에 도시된 균열 또는 스크래치(X)가 희생막(11)의 표면상에 반드시 발생한다. 그러나, 이러한 균열 또는 스크래치(X)는 희생막(11)의 제거와 동시에 완전히 제거되어, 절연막(42)은 손상되지 않는다. 그러므로, 상부 배선막은 균열 또는 스크래치(X)에 의해 결코 쇼트 또는 단선되지 않는다. 이것이 생산 수율을 향상시킨다.
또한, 도 8a 내지 도 8g에서 설명된 방법에 있어서, 부식효과는 거의 나타나지 않으며, 이것은 배선막의 기생용량의 변동을 야기시키지 않는다. 그러므로, 소자는 구조적 영향을 받지 않아, 신뢰성을 떨어뜨리지 않는다.
이하, 본 발명에 따른 반도체소자 제조방법에 대한 제 3 실시예가 도 9a 내지 도 9b를 참조하여 설명된다.
우선, 도 9a에 있어서, 도 1a에서와 같은 방법으로, 산화실리콘으로 이루어진 절연막(2)이 CVD공정에 의해 반도체기판(1)상에 증착된다. 다음에, 포토리소그라피 및 드라이에칭공정에 의해 절연막(2)에 그루브(GV)가 형성된다. 다음에, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어진 전도막(3)이 절연막(2)의 그루브(GV)에 매립된다. 이러한 경우에, 전도막(3)은 하부 배선막으로서의 기능을 한다.
다음으로, 도 9b에 있어서, 도 1b에서와 같은 방법으로, 산화실리콘으로 이루어진 대략 500㎚ 두께의 절연막(4)이 CVD공정에 의해 전체 표면상에 증착된다. 이어서, 질화실리콘(Si3N4)으로 이루어진 대략 50㎚ 두께의 희생막(11)이 CVD공정에 의해 절연막(4)상에 증착된다.
다음으로, 도 9c에 있어서, 도 1c에서와 같은 방법으로, 포토리소그라피 및 드라이에칭공정에 의해 대략 직경 500㎚의 플러그홀(PH)이 절연막(4)에 개공된다.
다음으로, 도 9d에 있어서, 도 1d에서와 같은 방법으로, 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어진 대략 30㎚ 두께의 배리어메탈막(5) 및 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 둘 이상 금속의 다층막 또는 합금으로 이루어진 대략 600㎚ 두께의 금속막(6)이 스퍼터링공정에 의해 전체 표면상에 순차적으로 증착된다.
다음으로, 도 9e에 있어서, 금속막(6)이 "금속CMP"공정에 의해 평탄화 되어,배리어메탈막(5)이 노출된다.
다음으로, 도 9f에 있어서, 배리어메탈막(5)이 4~5 : 1의 혼합비를 갖는 황산 및 과산화수소의 혼합용액을 사용하는 습식에칭공정 또는 염소(Cl2)가스를 사용하는 드라이에칭공정에 의해 제거된다.
최종적으로, 도 9g에 있어서, 도 1f에서와 같은 방법으로, 미도시된 산화실리콘으로 이루어진 절연막이 CVD 공정에 의해 전체 표면상에 증착되며, 포토리소그라피 및 드라이에칭공정에 의해 절연막에 미도시된 그루브가 형성된다. 다음에, 텅스텐(W) 등으로 이루어진 전도막(7)이 그루브에 매립된다. 전도막(7)은 상부 배선막으로서의 기능을 한다.
도 9a 내지 도 9g에서 설명된 방법에서도, 연마입자의 크기가 상대적으로 크기 때문에, 도 9e에 도시된 균열 또는 스크래치(X)는 배리어메탈막(5)의 표면상에 피할수 없이 발생된다. 그러나, 이러한 균열 또는 스크래치(X)들은 배리어메탈막(5)의 제거와 동시에 완전히 제거되므로, 절연막(4)이 손상되지 않는다. 그러므로, 도 9f에 설명된 바와 같이, 상부 배선막은 균열 또는 스크래치(X)에 의해 쇼트 또는 단선되지 않는다. 이것이 생산 수율을 향상시킨다.
또한, 도 9a 내지 도 9g에서 설명된 방법에 있어서, 부식효과는 거의 나타나지 않으며, 이것은 배선막의 기생용량이 변동하는것을 야기시키지 않는다. 그러므로, 소자는 구조적 영향을 받지 않아, 신뢰성을 떨어뜨리지 않는다.
상술된 실시예에 있어서, 전도막(3)의 상부 표면이 절연막(2)의 상부 표면과같은 레벨상에 있다 할지라도, 전도막(3)의 상부 표면은 절연막(2)의 상부 표면의 상부에 선택적으로 위치할 수 있거나 또는 그 반대일 수 있다. 또한, 전도막(3) 및 배리어메탈막(5) 및 금속막(6)에 의해 형성된 플러그는 폭이 같으며, 전도막(3)의 폭은 플러그의 폭보다는 작거나 또는 그 반대일 수 있다.
또한, 상술된 실시예에 있어서, 배리어메탈막(5) 및 금속막(6)이 플러그를 형성할지라도, 배리어메탈막(5) 및 금속막(6)은 상부 배선막에 대한 그루브로서 기능을 하는 플러그홀(PH)이 있는 상부 배선막을 형성할 수 있다. 이러한 경우에, 도 4g를 변형한 도 10에 도시된 바와 같이, 전도막(3)은 상부 배선막(5, 6) 및 실리콘기판(1)내에 형성된 불순확산영역 또는 실리콘기판(1)상에 형성된 전도막으로 이루어질 수 있는 하부 배선막(21) 사이에서 플러그로서의 기능을 한다.
본 발명에 따라 상술된 설명과 같이, "금속CMP"공정의 결과로서 소자의 표면상에 형성될 수 있는 균열 또는 스크래치는 전체적으로 제거되어질 수 있고, 배선막의 쇼트 또는 단선을 방지할 수 있으며, 이로써 생산 수율을 향상시킬 수 있다. 또한, "금속CMP"공정에 의한 부식효과가 거의 나타나지 않으므로, 소자의 신뢰성을 떨어뜨리지 않는다.

Claims (28)

  1. 반도체소자 제조방법에 있어서,
    반도체기판 위에 제 1 전도막을 형성하는 단계와;
    상기 제 1 전도막상에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막상에 희생막을 형성하는 단계와;
    상기 희생막 및 상기 제 1 절연막에 홀을 개공하는 단계와;
    상기 희생막상 및 상기 홀내에 제 2 전도막을 형성하는 단계와;
    제 2 전도막상에 금속CMP공정을 실행하여 상기 희생막을 노출시키는 단계와; 그리고
    상기 금속CMP공정을 실행한 후 상기 희생막을 제거하는 단계로 이루어진 반도체소자 제조방법.
  2. 제 1 항에 있어서, 상기 희생막은 질화실리콘으로 이루어지고, 상기 희생막은 인산 용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항에 있어서, 상기 희생막은 질화실리콘으로 이루어지고, 상기 희생막은 CHF3및 O2의 혼합가스를 사용하는 이방성드라이에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서, 상기 희생막은 질산화실리콘으로 이루어지고, 상기 희생막은 황산 및 과산화수소의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서, 상기 희생막은 질산화실리콘으로 이루어지고, 상기 희생막은 CHF3및 O2의 혼합가스를 사용하는 이방성드라이에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서,상기 희생막은 다결정실리콘으로 이루어지고, 상기 희생막은 불소산 및 초산의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1 항에 있어서, 상기 희생막은 다결정실리콘으로 이루어지고, 상기 희생막은 HBr가스를 사용하는 드라이에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1 항에 있어서, 상기 희생막은 알루미늄으로 이루어지고, 상기 희생막은질산, 초산 및 인산의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제 1 항에 있어서,상기 희생막은 알루미늄으로 이루어지고, 상기 희생막은 염소가스를 사용하는 드라이에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제 1 항에 있어서, 상기 희생막은 티타늄으로 이루어지고, 상기 희생막은 황산 및 과산화수소의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제 1 항에 있어서, 상기 희생막은 질화티타늄으로 이루어지고, 상기 희생막은 황산 및 과산화수소의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제 1 항에 있어서,
    상기 반도체기판상에 제 2 절연막을 형성하는 단계와; 그리고
    상기 제 2 절연막에 그루브를 형성하는 단계를 추가로 구비하고,
    상기 제 1 전도막을 형성하는 단계는 상기 그루브에 상기 제 1 전도막을 매립하는 것을 특징으로 하는 반도체소자 제조방법.
  13. 제 1 항에 있어서, 상기 홀은 플러그홀이고, 상기 제 2 전도막이 플러그를 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  14. 제 13 항에 있어서, 상기 희생막이 제거된 후 상기 플러그상에 제 3 전도막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 1 항에 있어서, 상기 홀은 그루브이고, 상기 제 1 전도막은 플러그로서의 기능을 하며, 상기 제 2 전도막은 배선막으로서의 기능을 하는 것을 특징으로 하는 반도체소자 제조방법.
  16. 제 1 항에 있어서, 상기 금속CMP공정이 실행된 후 그리고 상기 희생막이 제거되기 전에 상기 제 2 전도막상에만 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  17. 제 16 항에 있어서, 상기 보호막은 광저항으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  18. 제 1 항에 있어서, 상기 제 1 절연막을 형성하는 단계는
    상기 제 1 전도막상에 산화실리콘막을 형성하는 단계와; 그리고
    상기 산화실리콘막상에 NSG막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  19. 제 18 항에 있어서, 상기 희생막은 BSG로 이루어지고, 상기 희생막은 플루오르산 및 암모늄 플루오르화물의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  20. 제 1 항에 있어서, 상기 제 2 전도막은 배리어메탈 및 금속의 증착막이고, 상기 배리어메탈은 티타늄 및 질화티타늄으로 이루어지며, 상기 금속은 텅스텐, 알루미늄 및 구리중 어느하나로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  21. 반도체소자를 제조하는 방법에 있어서,
    반도체기판의 상부에 제 1 전도막을 형성하는 단계와;
    상기 제 1 전도막상에 제 1 절연막을 형성하는 단계와;
    상기 제 1 절연막에 홀을 개공하는 단계와;
    상기 제 1 절연막 및 상기 홀내에 배리어메탈막을 형성하는 단계와;
    상기 배리어메탈막상에 금속막을 형성하는 단계와;
    상기 금속막상에 금속CMP공정을 실행하여 상기 배리어메탈막을 노출시키는 단계와; 그리고
    상기 금속CMP공정이 실행된 후 상기 노출된 배리어메탈부분을 제거하는 단계로 이루어지는 반도체소자 제조방법.
  22. 제 21 항에 있어서,
    상기 반도체기판상에 제 2 절연막을 형성하는 단계와; 그리고
    상기 제 2 절연막에 그루브를 형성하는 단계를 추가로 구비하고,
    상기 제 1 전도막을 형성단계는 상기 그루브에 상기 제 1 전도막을 매립하는 것을 특징으로 하는 반도체소자 제조방법.
  23. 제 21 항에 있어서, 상기 홀은 플러그홀이고, 상기 배리어메탈막 및 상기 금속막이 플러그를 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  24. 제 23 항에 있어서, 상기 배리어메탈막이 제거된 후 상기 플러그상에 제 2 전도막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  25. 제 21 항에 있어서, 상기 홀은 그루브이고, 상기 제 1 전도막은 플러그로서의 기능을 하며, 상기 배리어메탈막 및 상기 금속막은 배선막으로서의 기능을 하는것을 특징으로 하는 반도체소자 제조방법.
  26. 제 21 항에 있어서, 상기 배리어메탈은 티타늄 및 질화티타늄 중 어느하나로 이루어지며, 상기 금속은 텡스텐, 알루미늄 및 구리 중 어느하나로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  27. 제 26 항에 있어서, 상기 배리어메탈막은 황산 및 과산화수소의 혼합용액을 사용하는 습식에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
  28. 제 26 항에 있어서, 상기 배리어메탈막은 염소가스를 사용하는 드라이에칭공정을 실행하는 단계로 제거되는 것을 특징으로 하는 반도체소자 제조방법.
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