KR20040061097A

KR20040061097A - 반도체 소자 제조방법

Info

Publication number: KR20040061097A
Application number: KR1020020086878A
Authority: KR
Inventors: 김승현
Original assignee: 동부전자 주식회사
Priority date: 2002-12-30
Filing date: 2002-12-30
Publication date: 2004-07-07
Also published as: US20040142553A1; US7074702B2; KR100560307B1

Abstract

본 발명은 반도체 소자의 금속 배선의 화학 기계적 연마 공정 수행시 발생되는 금속 잔류물에 의한 상부 배선의 단락 등의 문제점을 금속 잔류물 상에 소정의 절연막을 적층시킴으로써 해결할 수 있는 반도체 소자 제조방법에 관한 것으로서,

본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상에 층간 절연막을 형성하는 단계;와, 상기 층간 절연막을 평탄화하는 단계;와, 상기 평탄화된 층간 절연막에 개구부를 형성하는 단계;와, 상기 개구부에 충분히 매립되도록 상기 층간 절연막 상에 금속막을 적층시키는 단계;와, 상기 층간 절연막이 드러나도록 상기 금속막을 평탄화시키는 단계;와, 상기 금속막을 포함한 기판 전면에 소정의 두께를 갖는 절연막을 형성시키는 단계;와, 상기 절연막의 소정 부위를 선택적으로 식각 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자 제조방법{Fabricating method of semiconductor device}

본 발명은 반도체 소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자의 금속 배선의 화학 기계적 연마 공정 수행시 발생되는 금속 잔류물에 의한 상부 배선의 단락 등의 문제점을 금속 잔류물 상에 소정의 절연막을 적층시킴으로써 해결할 수 있는 반도체 소자 제조방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 소자도 비약적으로 발전하고 있다. 그 기능면에 있어서, 반도체 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 주요한 기술로서 미세 가공 기술에 대한 요구도 엄격해지고 있다.

상기 집적도 향상을 위한 미세 가공 기술중의 하나가 평탄화 기술로서, 최근의 반도체 제조에서는 연마패드를 사용하여 연마대상물을 직접 연마하는 화학 기계적 연마(chemical mechanical polishing : CMP)를 주로 수행하고 있다.

상기 화학 기계적 연마는 Huynh et al.에게 허여된 미합중국 특허 제 5,896,870,호 및 Shimora et al.에게 허여된 미합중국 특허 제5,922,620호에 개시되어 있다.

그러나 상기 화학 기계적 연마는 슬러리(slurry)라고 불리는 연마입자를 주입하면서 연마패드를 사용하여 연마대상물을 연마하므로 공정 수행 후 연마대상물 상에 스크래치 (scratch)등이 발생하기 쉽다. 이러한 스크래치는 금속막 패턴 형성 등과 같은 후속 공정의 진행시에 금속 잔류물(residue) 발생의 원인이 된다.

또한, 상기 화학 기계적 연마를 수행한 이후에도 여전히 연마되어야 할 부분이 연마되지 않고 남아있는 금속 잔류물이 발생되기 쉽다. 이러한 금속 잔류물은 웨이퍼가 대구경화되고, 피가공막 표면의 단차가 커짐에 따라 상기 화학 기계적 연마시에 균일하게 평탄화되지 않음으로 생성된다.

특히 상기 화학 기계적 연마 공정을 수행하여 금속막 패턴을 형성시에 상기 금속 잔류물이 발생될 경우에는 금속막 패턴간의 브리지(bridge)등이 유발되어 반도체 장치에 불량이 발생된다.

도 1 내지 도 5는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.

도 1은 하부 구조물(102)이 형성된 반도체 기판(101)상에 층간 절연막(103)을 형성하는 단계를 나타낸다. 구체적으로는, 반도체 기판(101)상에 반도체 장치를 구성하는 게이트 전극, 폴리 실리콘 라인 등과 같은 하부 구조물(102)이 형성된다. 상기 하부 구조물(102)이 형성된 반도체 기판(101)상에 산화실리콘, BPSG와 같은 절연물질을 화학 기상 증착 등을 수행하여 상기 층간 절연막(103)을 형성한다.

도 2는 상기 층간 절연막(103)을 평탄화하는 단계를 나타낸다. 상기 절연막(103)을 화학적 기계적 연마 방법에 의해 연마하여 평탄화된 층간 절연막을 형성한다. 이때, 도시한 바와 같이, 상기 평탄화된 절연막(103) 상에는 스크래치(104a) 또는 패턴 사이의 공간이 움푹 패이는 이른바 디싱(dishing)(104b)이 발생되며, 상기 스크래치(104a) 및 디싱(104b)은 후속 금속층 패턴 형성시에 금속 잔류물이 발생되는 한 원인이 된다.

도 3은 상기 평탄화된 층간 절연막(103)상에 개구부(105)를 형성하는 단계를나타낸다. 상기 개구부(105)는 상기 평탄화된 절연막(103)상에 기판(101)의 일부와 하부 구조물(102)을 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화된 층간 절연막(103)을 에칭하여 기판(101)의 일부와 하부 구조물(102)의 상면의 일부를 노출시키는 개구부(105)를 형성한다.

도 4는 상기 층간 절연막(103)상에 금속막(106)을 형성하는 단계를 나타낸다. 상기 절연막 상에 알루미늄, 텅스텐, 몰리브덴 등과 같은 금속 물질을 스퍼터링 방법에 의해 증착하여 상기 개구부(105)를 매몰하는 금속막(106)을 형성한다.

도 5는 상기 층간 절연막(103)이 표면에 드러날 때까지 금속막(106)을 연마하여 개구부 이외에 존재하는 금속막을 제거하는 단계를 나타낸다.

상술한 방법에 의하면, 도시한 바와 같이, 상기 층간 절연막(103)을 연마할 때 생성된 상기 스크래치(104a) 및 디싱(104b) 공간에 상기 금속물질이 매몰되고, 상기 금속막(106)의 연마를 실시한 후에도 상기 스크래치(104a) 및 디싱 공간 상에 매몰된 금속 물질이 상기 층간 절연막(103)의 표면에 남아서 금속 잔류물이 형성된다. 또한 상기 금속막(106)의 연마를 실시한 후에도 상기 층간 절연막(103) 표면에 금속물질의 일부가 연마되지 않고 남아 있는 금속 잔류물로 형성된다. 상기 금속 잔류물은 미세한 디자인 룰을 가지는 금속막 패턴의 형성시에 금속 브리지(bridge)와 같은 반도체 소자의 불량을 유발한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 소자의 금속 배선의 화학 기계적 연마 공정 수행시 발생되는 금속 잔류물에 의한 상부 배선의 단락 등의 문제점을 상기 금속 잔류물을 포함한 기판 전면에 소정의 절연막을 적층시킴으로써 해결할 수 있는 반도체 소자 제조방법을 제공하는 것을 목적으로 한다.

도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

도 6 내지 도 12는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

<도면의 주요 부분에 대한 설명>

601 : 반도체 기판 602 : 하부 구조물

603 : 층간 절연막 604a : 스크래치

604b : 디싱(dishing) 공간 606 : 플러그

607 : 절연막

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판 상에 층간 절연막을 형성하는 단계;와, 상기 층간 절연막을 평탄화하는 단계;와, 상기 평탄화된 층간 절연막에 개구부를 형성하는 단계;와, 상기 개구부에 충분히 매립되도록 상기 층간 절연막 상에 금속막을 적층시키는 단계;와, 상기 층간 절연막이 드러나도록 상기 금속막을 평탄화시키는 단계;와, 상기 금속막을 포함한 기판 전면에 소정의 두께를 갖는 절연막을 형성시키는 단계;와, 상기 절연막의 소정 부위를 선택적으로 식각 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

바람직하게는, 본 발명의 반도체 소자 제조방법은 상기 금속막을 평탄화시키는 단계 이후에, 상기 층간 절연막을 금속층에 추가 평탄화시키는 터치 업 공정을 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.

바람직하게는, 상기 절연막은 BPSG, PSG, BSG, FSG 중 어느 한 물질을 이용하여 형성하는 것을 특징으로 한다.

바람직하게는, 상기 절연막은 300∼1000Å 정도의 두께로 형성하는 것을 특징으로 한다.

본 발명의 특징에 따르면, 플러그 금속층을 포함한 기판 전면에 소정의 두께를 갖는 절연막을 적층시킴으로써 층간 절연막 상에 형성될 가능성이 있는 스크래치 또는 디싱 공간에 플러그 금속층이 개재되어 플러그 상부의 금속층 간의 전기적 단락이 유발되는 것을 방지할 수 있게 된다.

이하, 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 상세히 설명하기로 한다.

도 6 내지 도 12는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.

도 6은 반도체 기판(601) 상에 층간 절연막(603)을 형성하는 단계를 나타낸다. 여기서 상기 반도체 기판(601) 상에는 반도체 장치를 구성하는 게이트 전극, 폴리 실리콘 라인 등과 같은 하부 구조물(602)이 형성될 수 있다. 상기 층간 절연막은 실리콘 산화물, BPSG와 같은 절연물질을 화학 기상 증착 등을 수행하여 형성한다.

도 7은 상기 층간 절연막(603)을 평탄화하는 단계를 나타낸다. 상기 층간 절연막(603)을 화학 기계적 연마처리를 수행하여 평탄화한다. 그러나 상기 연마로 인하여 상기 평탄화된 층간 절연막(603)의 표면에는 스크래치(604a) 및 디싱(dishing)(604b)이 발생된다.

도 8은 상기 평탄화된 층간 절연막(603)에 개구부(605)를 형성하는 단계를나타낸다. 상기 개구부(605)는 상기 평탄화된 층간 절연막(603)의 기판(601)의 일부와 하부 구조물(602)의 상면의 일부를 노출시키기 위한 포토레지스트 패턴(도시되지 않음)을 형성하고, 포토레지스트 패턴을 식각 마스크로 사용하여 상기 평탄화된 층간 절연막(603)을 식각하여 기판(601)의 일부와 하부 구조물(602)의 상면의 일부를 노출시키는 개구부(605)를 형성한다.

도 9는 상기 평탄화된 층간 절연막(603)에 금속층(606)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 평탄화된 층간 절연막(603)상에 금속물질을 증착하여 상기 개구부(605)에 상기 금속물질을 매립한 금속막(606)을 형성한다. 상기 금속물질은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo) 등을 포함한다.

도 10은 상기 금속막(606)에 화학 기계적 연마를 실시하는 단계를 나타낸다. 구체적으로는, 상기 층간 절연막(603)이 표면에 드러날 때까지 상기 금속막(606)의 연마 수행하여 상기 개구부 이외의 부분 존재하는 금속막을 제거한다.

그러나 상기 층간 절연막(603)을 연마할 때 생성된 상기 스크래치(604a) 및 디싱 공간(604b)에 금속이 매립되고, 상기 금속막(606)의 연마를 실시한 후에도 상기 스크래치(604a) 및 디싱 공간(604b) 상에 매립된 금속이 층간 절연막(603)의 표면에 잔류하는 금속 잔류물이 형성된다. 또한 상기 금속막(606)의 연마를 실시한 후에도 상기 층간 절연막(603) 표면에 금속의 일부가 연마되지 않고 남아 있는 금속 잔류물이 형성된다. 상기 금속 잔류물은 반도체 웨이퍼가 대구경화되고 반도체 장치내의 셀(cell) 부분과 주변 회로(peri) 부분의 단차가 심화되어 상기 연마시에 균일하게 평탄화되지 않아서 생성된다. 상기 금속 잔류물은 미세한 디자인룰(design rule)을 가지는 금속막 패턴의 형성시에 금속 브리지와 같은 반도체 장치의 심각한 불량을 유발한다.

그런데, 실제적으로 상기 콘택홀 내의 금속막(606)의 상부면이 상기 층간 절연막(103)의 상부면의 높이보다 낮을 뿐만 아니라 금속막(606)의 브릿지(bridge) 현상이 발생하기 쉬우므로 이를 개선하기 위해 상기 층간 절연막(603)의 평탄화가 추가로 요구된다.

도 11에 도시된 바와 같이, 이후, 상기 층간 절연막(603)을 화학적 기계적 연마 공정에 의해 상기 금속막(606)에 평탄화시키는 터치업(touch-up) 공정을 추가로 실시한다. 이어, 도 12에 도시한 바와 같이, 상기 평탄화된 금속막(606)을 포함한 기판 전면에 소정의 두께를 갖는 절연막(607)을 형성한다. 상기 금속막(606)을 포함한 기판 전면에 절연막(607)이 적층됨에 따라 상기 층간 절연막(603) 상에 형성될 가능성이 있는 스크래치(604a) 또는 디싱 공간(604b)에 금속 물질이 개재되어 향후 금속막(606) 상에 형성되는 금속층 간의 전기적 단락의 문제점을 해결할 수 있게 된다. 여기서, 상기 절연막(607)의 물질로는 BPSG, PSG, BSG, FSG 등이 사용될 수 있으며, 절연막의 두께로는 300∼1000Å가 적당하다. 또한, 상기 절연막은 스핀 코팅을 이용하여 증착하거나 화학기상증착법을 통해 적층시킬 수 있다.

이어 도면에 도시하지 않았지만, 상기 절연막(607)의 소정 부위를 선택적으로 식각 제거하여 상기 금속막이 드러나게 한 다음, 소정의 금속물질을 적층시킴으로써 제 2 금속배선을 형성시키면 본 발명에 따른 반도체 소자 제조공정은 완료된다.

상술한 바와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.

플러그 금속층을 포함한 기판 전면에 소정의 두께를 갖는 절연막을 적층시킴으로써 층간 절연막 상에 형성될 가능성이 있는 스크래치 또는 디싱 공간에 플러그 금속층이 개재되어 플러그 상부의 금속층 간의 전기적 단락이 유발되는 것을 방지할 수 있게 된다.

따라서, 반도체 소자 전기적 동작 오류 또는 전기적 손실을 방지할 수 있어 반도체 소자의 수율 및 안정성을 담보할 수 있게 된다.

Claims

반도체 기판 상에 층간 절연막을 형성하는 단계;

상기 층간 절연막을 평탄화하는 단계;

상기 평탄화된 층간 절연막에 개구부를 형성하는 단계;

상기 개구부에 충분히 매립되도록 상기 층간 절연막 상에 금속막을 적층시키는 단계;

상기 층간 절연막이 드러나도록 상기 금속막을 평탄화시키는 단계;

상기 금속막을 포함한 기판 전면에 소정의 두께를 갖는 절연막을 형성시키는 단계;

상기 절연막의 소정 부위를 선택적으로 식각 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
제 1 항에 있어서, 상기 금속층을 평탄화시키는 단계 이후에,

상기 층간 절연막을 금속막에 추가 평탄화시키는 터치 업 공정을 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
제 1 항에 있어서, 상기 절연막은 BPSG, PSG, BSG, FSG 중 어느 한 물질을이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제 1 항에 있어서, 상기 절연막은 300∼1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.