KR100485180B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것으로, 그 목적은 원하는 비아 모양을 가지는 박막 커패시터를 제조하는 것이다. 이를 위해 본 발명에서는 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계; 하부금속배선을 포함한 반도체 기판의 구조물의 상부 전면에 층간절연막 및 보호막을 차례로 형성하되, 보호막을 500-1000Å의 두께로 형성하는 단계; 보호막 및 층간절연막을 선택적으로 식각하여 하부금속배선을 일부분 노출시키는 비아홀을 형성하는 단계; 비아홀의 내벽에 유전체층을 형성하는 단계; 비아홀의 내부에 비아금속막을 매립하도록 형성한 후, 보호막이 노출될 때까지 비아금속막 및 유전체층을 화학기계적 연마하되, 비아홀이 목적하는 깊이를 가질 때까지 보호막을 제거하는 단계; 보호막 및 비아금속막 상에 상부금속배선을 형성하는 단계를 포함하여 반도체 소자를 제조한다.

Description

반도체 소자의 제조 방법 {Fabrication method of semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon)/ 절연체(insulator)/ 다결정실리콘(polysilicon)의 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
종래 MIM 구조의 커패시터 제조방법에서는 층간절연막을 선택적으로 식각하여 비아를 형성하고 비아의 내벽에 실질적인 커패시터의 절연체 역할을 수행할 유전체층을 형성하고, 유전체층 상에 금속막을 형성하여 비아를 매립한다.
금속막을 형성할 때에는, 유전체층 상에 비아를 충분히 매립하도록 금속막을 두껍게 형성한 후 화학기계적 연마하여 상면을 평탄화시킨다.
그런데, 화학기계적 연마 시 금속배선의 종류 또는 밀도 등에 따라 웨이퍼 내에서의 지역간 연마율의 차이가 있고, 또는 하나의 칩 구조 내에서도 연마율의 차이가 있기 때문에, 화학기계적 연마 종료 후 비아의 높이가 지나치게 낮거나 또는 상면이 움푹 패이는 디슁(dishing) 현상이 발생한다.
또한, 커패시터와 이웃하는 제2비아를 또 하나 형성하고 제2비아를 금속막으로 매립한 후 화학기계적 연마하는데, 이와 같이 수회에 걸친 금속막의 연마를 거치면서 원하는 비아 구조를 가지는 커패시터를 형성하기가 더욱 어려워지는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 원하는 비아 모양을 가지는 박막 커패시터를 제조하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 층간절연막 상에 보호막을 500-1500Å 두께로 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 하부금속배선을 형성하는 단계; 하부금속배선을 포함한 반도체 기판의 구조물의 상부 전면에 층간절연막 및 보호막을 차례로 형성하되, 보호막을 500-1000Å의 두께로 형성하는 단계; 보호막 및 층간절연막을 선택적으로 식각하여 하부금속배선을 일부분 노출시키는 비아홀을 형성하는 단계; 비아홀의 내벽에 유전체층을 형성하는 단계; 비아홀의 내부에 비아금속막을 매립하도록 형성한 후, 보호막이 노출될 때까지 비아금속막 및 유전체층을 화학기계적 연마하되, 비아홀이 목적하는 깊이를 가질 때까지 보호막을 제거하는 단계; 보호막 및 비아금속막 상에 상부금속배선을 형성하는 단계를 포함하여 이루어진다.
여기서, 하부금속배선 및 비아홀을 각각 두 개로 형성하고, 두 개의 비아홀 중에서 하나의 비아홀 내벽에는 유전체층을 형성하고, 나머지 하나의 비아홀에는 유전체층 없이 비아금속막으로 매립하는 것이 바람직하다.
또한, 두 개의 비아홀 중에서 하나의 비아홀을 비아금속막으로 매립하고 1차로 화학기계적 연마한 후, 나머지 하나의 비아홀을 비아금속막으로 매립하고 2차로 화학기계적 연마하는 것이 바람직하다.
이 때, 1차로 화학기계적 연마할 때에는 보호막을 전체두께의 10% 이상 연마하여 제거하고, 2차로 화학기계적 연마할 때에는 보호막을 최초 전체두께의 30% 이상 연마하여 제거하는 것이 바람직하다.
보호막으로는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질을 형성하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다. 도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명에 따라 제조된 반도체 소자는 도 1e에 도시되어 있으며, 이에 도시된 바와 같이, 본 발명에 따른 반도체 소자에서는, 반도체 기판의 구조물(1) 상의 하부절연막(2) 상에 하부금속배선(3)이 형성되어 있고, 하부금속배선(3)을 포함하여 반도체 기판의 구조물의 상부 전면에는 층간절연막(4)이 형성되어 있으며, 층간절연막(4)에는 하부금속배선(3)의 일부분을 노출시키는 비아홀이 형성되어 있다.
비아홀의 내벽에는 유전체층(7)이 형성되고 유전체층(7) 상에 제1비아금속막(9)이 형성되어 비아홀의 내부를 매립할 수도 있고, 또는 유전체층(7) 없이 비아홀의 내벽 상에 제2비아금속막(12)이 형성되어 비아홀의 내부를 매립할 수도 있다.
이 때 유전체층(7)은 실리콘나이트라이드 또는 산화막으로 이루어지거나, 또는 실리콘나이트라이드 및 산화막의 2층구조로 이루어질 수 있으며, 유전체층(7)의 두께는 300-1000Å 이다.
제1 및 제2비아금속막(9, 12)의 형성 전에는 각각 제1 및 제2베리어금속막(8, 11)을 형성할 수도 있으며, 그 위에 비아홀의 내부를 매립하도록 제1 및 제2비아금속막(9, 12)이 형성되어 있다.
제1 및 제2비아금속막(9, 12)은 텅스텐으로 이루어지는 것이 바람직하다.
층간절연막(4)의 상면에는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질로 이루어진 보호막(5)이 형성되어 있는 것이 특징이다.
제1 및 제2비아금속막(9, 12) 및 보호막(5) 상에는 상부금속배선(14)이 형성되어 있다.
그러면, 상기한 바와 같은 본 발명의 반도체 소자를 제조하는 방법에 대해 상세히 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 하부금속배선(3)을 형성한다.
다음, 하부금속배선(3)을 포함하여 하부절연막(2)의 상부 전면에 층간절연막(4)을 형성하고, 층간절연막(4) 상에 보호막(5)을 형성한다.
보호막(5)으로는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질을 500-1500Å의 두께로 형성하며, 가장 바람직한 보호막(5)의 두께는 1000Å이다.
이어서, 보호막(5)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 제1비아로 예정된 영역을 노출시키는 제1감광막 패턴(6)을 형성한다.
다음, 도 1b에 도시된 바와 같이, 제1감광막 패턴(6)을 마스크로 하여 상면이 노출된 보호막(5) 및 그 하부의 층간절연막(4)을 식각하여 하부금속배선(3)을 노출시키는 제1비아홀(100)을 형성한 후, 제1감광막 패턴(6)을 제거하고 세정공정을 수행한다.
이어서, 제1비아홀(100)의 내벽을 포함하여 보호막(5)의 상부 전면에 유전체층(7) 및 제1베리어금속막(8)을 차례로 증착한 후, 제1베리어금속막(8) 상에 제1비아금속막(9)을 제1비아홀(100)이 충분히 매립되도록 두껍게 증착한다.
유전체층(7)으로는 실리콘나이트라이드 또는 일반산화막을 형성하거나, 또는 실리콘나이트라이드와 일반산화막의 적층구조로 형성할 수 있으며, 유전체층(7)을 300-1000Å의 두께로 증착한다. 가장 바람직한 유전체층(7)의 두께는 600Å이다.
제1베리어금속막(8)으로는 Ti, TiN, Ta, TaN, Co 또는 CoN 등의 물질을 형성할 수 있다.
제1비아금속막(9)으로는 텅스텐을 형성한다.
다음, 도 1c에 도시된 바와 같이, 제1비아금속막(9), 베리어금속막(8), 유전체층(7)을 화학기계적 연마하여 평탄화시키며, 이 때 보호막(5)이 전체 보호막(5) 두께의 10% 이상이 제거될 때까지 화학기계적 연마하도록 한다.
화학기계적 연마한 후에는 200-400℃의 온도로 약 60분 미만의 시간동안 열처리할 수 있으며, 가장 바람직한 열처리 온도는 300℃이다.
이어서, 평탄화된 상면 상에 감광막을 도포하고 노광 및 현상하여 제2비아로 예정된 영역을 노출시키는 제2감광막 패턴(10)을 형성한다.
다음, 도 1d에 도시된 바와 같이, 제2감광막 패턴(10)을 마스크로 하여 상면이 노출된 보호막(5) 및 그 하부의 층간절연막(4)을 식각하여 하부금속배선(3)을 노출시키는 제2비아홀(200)을 형성한 후, 제2감광막 패턴(10)을 제거하고 세정공정을 수행한다.
이어서, 제2비아홀(200)의 내벽을 포함한 상부 전면에 제2베리어금속막(11)을 증착한 후, 제2베리어금속막(11) 상에 제2비아금속막(12)을 제2비아홀(200)이 충분히 매립되도록 두껍게 증착한다.
제2베리어금속막(11)은 제1베리어금속막(8)과 마찬가지로 Ti, TiN, Ta, TaN, Co 또는 CoN 등의 물질로 형성할 수 있다.
제2비아금속막(12)은 제1비아금속막(9)과 마찬가지로 텅스텐을 형성한다.
다음, 도 1e에 도시된 바와 같이, 제2비아금속막(12), 제2베리어금속막(11), 제1비아금속막(9), 제1베리어금속막(8) 및 유전체층(7)을 화학기계적 연마하여 평탄화시키며, 이 때 보호막(5)이 전체 보호막(5) 최초 두께의 30% 이상이 제거될 때까지 화학기계적 연마하도록 한다.
이어서, 평탄화된 상면 상에 글루층(13) 및 상부금속배선막(14)을 차례로 증착하고 이들을 패터닝하여 상부금속배선을 형성한다.
글루층(13)은 제1 및 제2베리어금속막(8, 11)과 마찬가지로 Ti, TiN, Ta, TaN, Co, CoN 등의 물질로 형성할 수 있다.
상술한 바와 같이, 본 발명에서는 층간절연막 상에 보호막을 500-1500Å 두께로 형성하여 화학기계적 연마 시 과도하게 연마되어 비아홀의 높이가 지나치게 낮거나 디슁 현상이 일어나는 것을 방지해주며, 원하는 비아홀 형상을 가지는 박막 커패시터를 제공하는 효과가 있다.
따라서, 커패시터의 안정적인 동작을 가능하게 하고, 이로써 소자의 신뢰성을 향상시키는 효과가 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 기판의 구조물 상에 다수의 하부금속배선을 형성하는 단계;
    상기 하부금속배선을 포함한 반도체 기판의 구조물의 상부 전면에 층간절연막 및 보호막을 차례로 형성하되, 상기 보호막을 500-1000Å의 두께로 형성하는 단계;
    상기 보호막 및 층간절연막을 선택적으로 식각하여 일정 영역의 하부금속배선을 일부분 노출시키는 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀을 포함한 층간절연막 상에 유전체층과 제1 베리어금속막을 형성하는 단계;
    상기 제1 비아홀의 내부에 비아금속막을 매립하고 상기 보호막이 노출될 때까지 상기 비아금속막, 제1 베리어금속막 및 유전체층을 1차 화학기계적 연마하되 상기 제1 비아홀이 목적하는 깊이를 가질 때까지 보호막을 제거하는 단계;
    상기 보호막 및 층간절연막을 선택적으로 식각하여 다른 영역의 하부금속배선을 일부분 노출시키는 제2 비아홀을 형성하는 단계;
    상기 제2 비아홀을 포함한 상기 보호막 상에 제2 베리어금속막을 형성하는 단계;
    상기 제2 비아홀의 내부에 비아금속막을 매립하고 상기 보호막이 노출될 때까지 상기 비아금속막과 제2 베리어금속막을 2차 화학기계적 연마하는 단계; 및
    상기 보호막 및 비아금속막 상에 상부금속배선을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  9. 삭제
  10. 삭제
  11. 제 8 항에 있어서,
    상기 1차 화학기계적 연마에서는 상기 보호막을 전체두께의 10% 이상 연마하여 제거하고, 상기 2차 화학기계적 연마에서는 상기 보호막을 최초 전체두께의 30% 이상 연마하여 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 8 항 또는 제 11 항에 있어서,
    상기 보호막으로는 SiN, SiC, SiCN, SiON, SiOCN 중의 어느 한 물질을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 삭제
  14. 제 8 항에 있어서,
    상기 유전체층으로는 실리콘나이트라이드 또는 산화막을 300-1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 8 항에 있어서,
    상기 유전체층으로는 실리콘나이트라이드 및 산화막의 2층구조를 300-1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제 8 항에 있어서,
    상기 상부금속배선 형성 전에는 글루층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 8 항에 있어서,
    상기 비아금속막으로는 텅스텐을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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