JP2005268669A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】高集積化された半導体装置において、半導体素子の位置を正確に把握する技術を提供する。
【解決手段】アライメントマーク150の目盛を読み取り、アライメントマークの中心の位置を把握することによって、LSI142上のボンディングパッド152の位置を把握することができる。アライメントマーク150を設ける位置は、LSI142の表面側からアライメントマークの形状を確認することができる位置であればよく、LSI142の最上層に設けられるのが好ましい。これにより、システムパッケージ製造装置が把握しやすくなる。
【選択図】図1
【解決手段】アライメントマーク150の目盛を読み取り、アライメントマークの中心の位置を把握することによって、LSI142上のボンディングパッド152の位置を把握することができる。アライメントマーク150を設ける位置は、LSI142の表面側からアライメントマークの形状を確認することができる位置であればよく、LSI142の最上層に設けられるのが好ましい。これにより、システムパッケージ製造装置が把握しやすくなる。
【選択図】図1
Description
本発明は、アライメントマークを用いて半導体素子の位置を把握する半導体装置の製造方法に関するものである。
携帯電話、PDA、DVC、DSCといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムLSIが求められている。
一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるLSIに対し、高機能化、高性能化が要求されている。このため、LSIチップの高集積化にともない、そのI/O数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。
こうした要求に対応するため、CSP(Chip Size Package)と呼ばれるパッケージ技術が種々開発されている。
ウエハ工程および上述したCSPの技術および装置を活用して、マルチシステムインパッケージを実現する際には、真空貼り付け法などにより、複数のLSI上に絶縁膜や銅配線を一括で形成する。このため、バンプレスな構造になり、高速信号伝送が可能になり、パッケージを薄型化することができる。
しかしながら、特許文献1に記載の技術をはじめ、従来のマルチシステムインパッケージ製造技術においては、チップマウンターなどを用いて複数のチップをアライメントさせていたため、チップのアライメント精度の向上が難しかった。そのため、チップのアライメント精度に依存する配線精度の向上も難しく、大きな配線マージンが必要であった。したがって、LSIなどの半導体集積回路を用いたマルチシステムインパッケージなどの半導体装置における高集積化の際の配線等の正確性向上という技術的課題が残っていた。
本発明は、上記事情に鑑みなされたものであって、その目的は、高集積化された半導体装置において、半導体素子の位置を正確に把握する技術を提供することにある。
本発明によれば、基材上に、アライメントマークが設けられた半導体素子を設ける工程と、表面に金属膜が設けられた絶縁膜を、半導体素子の表面を被覆するように形成する工程と、絶縁膜および金属膜の一部を除去し、アライメントマークを露出させる工程とを含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、露出された半導体素子上のアライメントマークを基準としてチップの位置を正確に測定することが可能となる。したがって、配線マージンを低減することができ、微細な配線を形成することが可能となる。この結果、高集積化されたマルチシステムインパッケージにおいて、半導体素子の位置を正確に把握することにより配線等の正確性を向上させた半導体装置を提供することができる。
また、アライメントマークは半導体素子の上面に設けられてもよいし、複数のアライメントマークであってもよい。
また、露出されたアライメントマークを検知することにより、基材上における半導体素子の電極を把握してもよい。
本発明によれば、上記半導体装置の製造方法により露出されたアライメントマークを検知することにより、基材上における半導体素子の位置を決定するアライメント方法が提供される。
本発明によれば、半導体素子上のアライメントマークを基準としてチップの位置を正確に測定することが可能となる。したがって、配線マージンを低減することができ、微細な配線を形成することが可能となる。この結果、高集積化されたマルチシステムインパッケージにおいて、半導体素子の位置を正確に把握することにより配線等の正確性を向上させた半導体装置を提供することができる。
本発明によれば、半導体素子上に位置確認用のマークを設けることにより、高集積化された半導体装置において、半導体素子の位置を正確に把握する技術を提供することができる。
実施の形態
図1〜図5は本実施形態に係る半導体装置の製造工程を説明するための図である。
図1〜図5は本実施形態に係る半導体装置の製造工程を説明するための図である。
図1(a)に示すように、LSI142がウエハ102上に形成されている。ここで、LSI142の電極が設置されていない領域(不図示)の2箇所に、図1(b)に示すようにアライメントマーク150を設ける。電極が設置されていない領域にアライメントマーク150を設けるのは、電極が設置されている領域にアライメントマーク150を設けると、アライメントマーク150を露出させた後に施される導電性材料を用いためっきにより、電極が電気的に接続されてしまうからである。
また、アライメントマーク150は、以下の材料を組み合わせて積層することにより形成され、その材料としては、たとえば、シリコンとシリコン酸化膜、ポリシリコンとシリコン酸化膜、タングステン酸化膜とTEOS、銅とSOG膜、アルミニウムとSOG膜などの組み合わせが用いられる。
また、アライメントマーク150を設ける位置は、LSI142の表面側からアライメントマークの形状を確認することができる位置であればよく、LSI142の最上層に設けられるのが好ましい。ここで、アライメントマーク150がLSI142の最上層に設けられることにより、後述するレーザトレパニングによって露出されたアライメントマーク150の位置を、システムパッケージ製造装置が把握しやすくなる。
この2箇所のアライメントマーク150を設ける際には、それぞれのアライメントマーク150の中心の位置と、たとえば50μm間隔でLSI142上に設けられた、たとえばボンディングパッド152などのLSI142の電極の中心の位置とが、LSI142上のどの位置にあるのかを、LSI142の任意のある一点を原点としたx軸、y軸を用いて定める。また、図2(a)に示すようなアライメントマーク150間の傾きを角度θを用いて定める。そして、これらのアライメントマーク150およびボンディングパッド152の位置情報を後述するシステムパッケージ製造装置に記憶させておく。
次に、ウエハ102をダイシングすることにより、LSI142に分割する(不図示)。
図3(a)に示すように、伸張された基材140上に複数のLSI142や受動素子144等の回路素子を設置する。ここで、基材140は接着性を有し、LSI142および受動素子144を表面に固定することのできる伸縮可能なテープ基材とすることができる。また、受動素子144は、たとえば、チップコンデンサ、チップ抵抗等である。基材140上に回路素子を設置した後に、複数のLSI142や受動素子144等の回路素子を設置した基材140を収縮させる。
次に、図3(b)に示すように、このようにして複数のLSI142および受動素子144を固定した状態で、金属膜120および絶縁樹脂膜122により構成された金属膜付き絶縁樹脂膜124を基材140上に配置し、金属膜付き絶縁樹脂膜124を基材140に当接させ、絶縁樹脂膜122内にLSI142および受動素子144を嵌入させる。
続いて、絶縁樹脂膜122を構成する樹脂の種類に応じて、絶縁樹脂膜122を加熱し、真空下または減圧下で金属膜付き絶縁樹脂膜124を基材140に圧着する。これにより、図3(c)に示すように、LSI142および受動素子144が絶縁樹脂膜122内に埋め込まれ、LSI142および受動素子144が絶縁樹脂膜122内に圧着される。
このことにより、金属膜付き絶縁樹脂膜124によりLSI142が覆われることとなり、LSI142上に設けられたアライメントマーク150も覆われて金属膜付き絶縁樹脂膜124の表面からは見えなくなってしまう。
ここで、金属膜120は、たとえば圧延銅箔等の圧延金属である。絶縁樹脂膜122としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、BTレジン等のメラミン誘導体、液晶ポリマー、PPE樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができ、絶縁樹脂膜122を構成する材料中における充填材の含有量は材料に応じて適宜設定することができる。
金属膜付き絶縁樹脂膜124としては、フィルム状の絶縁樹脂膜122上に金属膜120が付着したものを用いることができる。また、金属膜付き絶縁樹脂膜124は、金属膜120上に絶縁樹脂膜122を構成する樹脂組成物を塗布・乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。
また、フィルム状の絶縁樹脂膜122をBステージ化した状態で基材140上に配置し、さらにその上に金属膜120を配置して絶縁樹脂膜122をLSI142および受動素子144と熱圧着する際に、金属膜120を絶縁樹脂膜122に熱圧着することによっても金属膜付き絶縁樹脂膜124を形成することもできる。
次に、図4(a)に示すように、炭酸ガスレーザによるレーザトレパニング法を用いて金属膜付き絶縁樹脂膜124の一部にトレパニング孔154をあけることで、LSI142表面の2箇所のアライメントマーク150を露出させる。
なお、炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の2段階で照射し、その照射条件は、たとえば以下のとおりとする。
パルス周期: 0.25ms
出力: 1.0W
第一条件;
パルス幅: 8〜10μs
ショット数: 1
第二条件;
パルス幅: 3〜5μs
ショット数: 3
これにより、金属膜120から絶縁膜122の方向に行くにつれて径が縮小するテーパ形状の側壁を有するトレパニング孔154が形成される。
パルス周期: 0.25ms
出力: 1.0W
第一条件;
パルス幅: 8〜10μs
ショット数: 1
第二条件;
パルス幅: 3〜5μs
ショット数: 3
これにより、金属膜120から絶縁膜122の方向に行くにつれて径が縮小するテーパ形状の側壁を有するトレパニング孔154が形成される。
ここで、アライメントマーク150は、たとえば、図2(b)に示すような形状をしている。つまり、アライメントマーク150の中心を原点として、x軸とy軸をとり、たとえば、それぞれ10μm毎に目盛が設けられている。したがって、レーザトレパニングする際には、アライメントマーク150の近傍に孔をあけることで、アライメントマーク150の目盛を露出させ、その目盛をシステムパッケージ製造装置に備えられた光学顕微鏡が読み取ることにより、アライメントマーク150の中心の位置を把握することができる。
ここで、金属膜付き絶縁樹脂膜124の一部にレーザトレパニングを用いてあける孔の大きさとしては、小さすぎるとアライメントマーク150を露出させることが難しく、大きすぎるとLSI142が熱の影響を受けやすくなることから、直径30μmから50μmが好ましく用いられ、直径40μmが特に好ましく用いられる。
上述したように、LSI142上に設けられた2箇所のアライメントマーク150の中心の位置およびボンディングパッド152の中心の位置がLSI142のどの位置にあるかについての位置情報は、既にシステムパッケージ製造装置に記憶されている。
このため、アライメントマーク150の目盛をシステムパッケージ製造装置に備えられた光学顕微鏡で読み取ることにより、アライメントマーク150の中心の位置を把握することによって、LSI142上のボンディングパッド152の位置を把握することができる。したがって、後述するLSI142と他の回路素子間を配線する際に必要となる配線マージンを低減することができ、配線を微細化することによるLSI142を用いたマルチシステムインパッケージの高集積化が可能となる。
上述した位置情報をもとに、図4(b)に示すように、炭酸ガスレーザによるレーザトレパニング法を用いて、ボンディングパッド152を露出させるようにスルーホール156を形成する。ここで、スルーホールの直径としては、30μmから50μmが好ましく用いられる。また、スルーホールの直径は、パッド電極の一辺長より小さい方が良い。
なお、炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の2段階で照射し、その照射条件は、たとえば以下のとおりとする。
パルス周期: 0.25ms
出力: 1.0W
第一条件;
パルス幅: 8〜10μs
ショット数: 1
第二条件;
パルス幅: 3〜5μs
ショット数: 3
これにより、金属膜120から絶縁膜122の方向に行くにつれて径が縮小するテーパ形状の側壁を有するスルーホール156が形成される。
パルス周期: 0.25ms
出力: 1.0W
第一条件;
パルス幅: 8〜10μs
ショット数: 1
第二条件;
パルス幅: 3〜5μs
ショット数: 3
これにより、金属膜120から絶縁膜122の方向に行くにつれて径が縮小するテーパ形状の側壁を有するスルーホール156が形成される。
次に、図5(a)に示すように、金属膜付き絶縁樹脂膜124表面に金属膜120を構成する金属と同じ金属を用いてめっきをすることにより、スルーホール156を導電性物質158で埋め込む。ここで、めっきの厚さは、たとえば、15μm程度とする。
続いて、図5(b)に示すように、金属膜120のうち回路素子間の配線に用いる部分をレーザリソグラフィにより直描して、複数のLSI142および受動素子144などの回路素子間を電気的に接続する。
さらに、図5(c)に示すように、配線部分の上に金属膜付き絶縁樹脂膜124を形成する。
このようにして形成した半導体モジュールは、金属膜付き絶縁樹脂膜124の金属膜120上に別の金属膜付き絶縁樹脂膜124を積み重ねて配線層を形成し、複数のLSI142や受動素子144間を電気的に接続したり、他のデバイスと電気的に接続することができる。
以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。
たとえば、上記実施形態においては、半導体素子としてLSI142を用いる形態について説明したが、ICなど他の半導体素子であってもよい。
また、上記実施形態においては、金属膜120を構成する材料として銅を用いる形態について説明したが、銅以外の金属であっても、アルミニウム、金などの導電率の高い金属であればよい。
また、上記実施形態においては、金属膜付き絶縁樹脂膜124を基材140に圧着する形態について説明したが、基材140に絶縁樹脂膜122を形成した後に、絶縁樹脂膜122の表面に金属膜120を形成してもよい。
また、上記実施形態においては、アライメントマーク150の形状として図2(b)に示す形状を用いた形態について説明したが、たとえば同心円状など、露出させた時にアライメントマーク150の位置からボンディングパッド152の位置を把握できる形状であればよい。
また、上記実施形態においては、アライメントマーク150の目盛の単位として10μmを用いた形態について説明したが、たとえば、5μmなどアライメントマークの位置を把握することによりボンディングパッド152の位置を把握できる目盛の単位であればよい。
また、上記実施形態においては、LSI142を形成した後にアライメントマーク150を設ける形態について説明したが、形成されたLSI142にアライメントマーク150が現れていればよく、たとえば、LSI142の形成初期から層ごとにアライメントマーク150を設けてもよい。
また、上記実施形態においては、めっき材料として金属膜120を構成する金属と同じ金属を用いたが、導電性に優れる金属であればよい。
また、上記実施形態においては、LSI142上にアライメントマーク150を2つ設けた形態について説明したが、3つ以上のアライメントマーク150を設けてもよい。こうすることにより、ボンディングパッドの位置をより正確に測定することができ、配線をより微細化することができる。したがって、マルチシステムインパッケージの高集積化が可能となり、この結果、高集積化されたマルチシステムインパッケージを提供することができる。
また、LSI142およびボンディングパッド152の位置を測定できるのであれば、図6(a)に示すように、ボンディングパッド160の寸法を大きくするとともに、表面に目盛を設けることにより、アライメントマークと同様の役割を持たせることによって、LSI142上に設けるアライメントマーク150を1つだけにしてもよいし、図6(b)に示すように、複数のボンディングパッド160にアライメントマークと同様の役割を持たせることによって、LSI142上にアライメントマーク150を別途設けないこととすることもできる。
こうすることにより、アライメントマーク150を設ける工程およびアライメントマーク150の近傍をレーザトレパニングする工程を省略しつつ、配線を微細化することにより高集積化されたマルチシステムインパッケージを提供することができる。
また、上記実施形態においては、LSI142の電極であるボンディングパッド152の位置情報をシステムパッケージ製造装置に記憶させておき、レーザトレパニングにより露出されたアライメントマーク150の位置を把握することにより、ボンディングパッド152の位置情報を把握する形態について説明したが、ボンディングパッド152以外のLSI142の電極の位置情報をシステムパッケージ製造装置に記憶させておき、露出されたアライメントマーク150の位置を把握することにより、ボンディングパッド152以外のLSI142の電極の位置情報を把握してもよい。
また、上記実施形態においては、基材140として伸縮性のある材料を用いた形態について説明したが、伸縮性のない材料であってもよい。
102 ウエハ、120 金属膜、122 絶縁樹脂膜、124 金属膜付き絶縁樹脂膜、140 基材、144 受動素子、150 アライメントマーク、152 ボンディングパッド、154 トレパニング孔、156 スルーホール、158 導電性物質、160 ボンディングパッド。
Claims (5)
- 基材上に、アライメントマークが設けられた半導体素子を設ける工程と、
表面に金属膜が設けられた絶縁膜を、前記半導体素子の表面を被覆するように形成する工程と、
前記絶縁膜および前記金属膜の一部を除去し、前記アライメントマークを露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記半導体素子が上面にアライメントマークを有することを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記半導体素子が複数のアライメントマークを有することを特徴とする半導体装置の製造方法。 - 請求項1乃至3いずれかに記載の半導体装置の製造方法において、
露出された前記アライメントマークを検知することにより、基材上における半導体素子の電極を把握することを特徴とする半導体装置の製造方法。 - 請求項1乃至4いずれかに記載の半導体装置の製造方法により露出されたアライメントマークを検知することにより、基材上における半導体素子の位置を決定するアライメント方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004081722A JP2005268669A (ja) | 2004-03-19 | 2004-03-19 | 半導体装置の製造方法 |
TW094106195A TWI258174B (en) | 2004-03-19 | 2005-03-02 | Method for manufacturing semiconductor device and method for deciding position of semiconductor element |
CNB2005100558038A CN100358102C (zh) | 2004-03-19 | 2005-03-16 | 半导体装置的制造方法及半导体元件的定位方法 |
US11/082,505 US7700383B2 (en) | 2004-03-19 | 2005-03-17 | Manufacturing method for semiconductor device and determination method for position of semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004081722A JP2005268669A (ja) | 2004-03-19 | 2004-03-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005268669A true JP2005268669A (ja) | 2005-09-29 |
Family
ID=34985887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004081722A Withdrawn JP2005268669A (ja) | 2004-03-19 | 2004-03-19 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7700383B2 (ja) |
JP (1) | JP2005268669A (ja) |
CN (1) | CN100358102C (ja) |
TW (1) | TWI258174B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020136659A (ja) * | 2019-02-15 | 2020-08-31 | 日亜化学工業株式会社 | 発光装置の製造方法、発光装置、又は、基部 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101459102B (zh) * | 2007-12-13 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 晶圆定位方法 |
JP2009239247A (ja) * | 2008-03-27 | 2009-10-15 | Ibiden Co Ltd | 多層プリント配線板の製造方法 |
JP5444473B2 (ja) * | 2010-10-01 | 2014-03-19 | 株式会社メイコー | 部品内蔵基板及び部品内蔵基板の製造方法 |
CN103476237B (zh) * | 2013-08-27 | 2018-01-12 | 深圳Tcl新技术有限公司 | Led、led灯条及led灯条贴附二次透镜的方法 |
JP6823717B2 (ja) * | 2017-05-26 | 2021-02-03 | シャープ株式会社 | 半導体モジュールおよびその製造方法 |
US11133206B2 (en) * | 2019-04-15 | 2021-09-28 | Tokyo Electron Limited | Method for die-level unique authentication and serialization of semiconductor devices using electrical and optical marking |
CN114284159A (zh) * | 2021-12-29 | 2022-04-05 | 立芯科技(昆山)有限公司 | 隔间式封装产品及其制作方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309943B1 (en) * | 2000-04-25 | 2001-10-30 | Amkor Technology, Inc. | Precision marking and singulation method |
JP4529262B2 (ja) | 2000-09-14 | 2010-08-25 | ソニー株式会社 | 高周波モジュール装置及びその製造方法 |
JP3609761B2 (ja) * | 2001-07-19 | 2005-01-12 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP2003045876A (ja) * | 2001-08-01 | 2003-02-14 | Seiko Epson Corp | 半導体装置 |
JP3872319B2 (ja) * | 2001-08-21 | 2007-01-24 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
KR100560307B1 (ko) * | 2002-12-30 | 2006-03-14 | 동부아남반도체 주식회사 | 반도체 소자 제조방법 |
US20050186753A1 (en) * | 2004-02-25 | 2005-08-25 | Ping-Hsu Chen | FIB exposure of alignment marks in MIM technology |
-
2004
- 2004-03-19 JP JP2004081722A patent/JP2005268669A/ja not_active Withdrawn
-
2005
- 2005-03-02 TW TW094106195A patent/TWI258174B/zh not_active IP Right Cessation
- 2005-03-16 CN CNB2005100558038A patent/CN100358102C/zh not_active Expired - Fee Related
- 2005-03-17 US US11/082,505 patent/US7700383B2/en not_active Expired - Fee Related
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JP7206494B2 (ja) | 2019-02-15 | 2023-01-18 | 日亜化学工業株式会社 | 発光装置の製造方法、発光装置 |
Also Published As
Publication number | Publication date |
---|---|
CN1670911A (zh) | 2005-09-21 |
US20050206899A1 (en) | 2005-09-22 |
TW200535944A (en) | 2005-11-01 |
US7700383B2 (en) | 2010-04-20 |
CN100358102C (zh) | 2007-12-26 |
TWI258174B (en) | 2006-07-11 |
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A621 | Written request for application examination |
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|
A761 | Written withdrawal of application |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090723 |