JP2005268669A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】高集積化された半導体装置において、半導体素子の位置を正確に把握する技術を提供する。
【解決手段】アライメントマーク１５０の目盛を読み取り、アライメントマークの中心の位置を把握することによって、ＬＳＩ１４２上のボンディングパッド１５２の位置を把握することができる。アライメントマーク１５０を設ける位置は、ＬＳＩ１４２の表面側からアライメントマークの形状を確認することができる位置であればよく、ＬＳＩ１４２の最上層に設けられるのが好ましい。これにより、システムパッケージ製造装置が把握しやすくなる。
【選択図】図１

Description

本発明は、アライメントマークを用いて半導体素子の位置を把握する半導体装置の製造方法に関するものである。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともない、そのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。
こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。
ウエハ工程および上述したＣＳＰの技術および装置を活用して、マルチシステムインパッケージを実現する際には、真空貼り付け法などにより、複数のＬＳＩ上に絶縁膜や銅配線を一括で形成する。このため、バンプレスな構造になり、高速信号伝送が可能になり、パッケージを薄型化することができる。
しかしながら、特許文献１に記載の技術をはじめ、従来のマルチシステムインパッケージ製造技術においては、チップマウンターなどを用いて複数のチップをアライメントさせていたため、チップのアライメント精度の向上が難しかった。そのため、チップのアライメント精度に依存する配線精度の向上も難しく、大きな配線マージンが必要であった。したがって、ＬＳＩなどの半導体集積回路を用いたマルチシステムインパッケージなどの半導体装置における高集積化の際の配線等の正確性向上という技術的課題が残っていた。
特開２００２−９４２４７号公報
本発明は、上記事情に鑑みなされたものであって、その目的は、高集積化された半導体装置において、半導体素子の位置を正確に把握する技術を提供することにある。
本発明によれば、基材上に、アライメントマークが設けられた半導体素子を設ける工程と、表面に金属膜が設けられた絶縁膜を、半導体素子の表面を被覆するように形成する工程と、絶縁膜および金属膜の一部を除去し、アライメントマークを露出させる工程とを含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、露出された半導体素子上のアライメントマークを基準としてチップの位置を正確に測定することが可能となる。したがって、配線マージンを低減することができ、微細な配線を形成することが可能となる。この結果、高集積化されたマルチシステムインパッケージにおいて、半導体素子の位置を正確に把握することにより配線等の正確性を向上させた半導体装置を提供することができる。
また、アライメントマークは半導体素子の上面に設けられてもよいし、複数のアライメントマークであってもよい。
また、露出されたアライメントマークを検知することにより、基材上における半導体素子の電極を把握してもよい。
本発明によれば、上記半導体装置の製造方法により露出されたアライメントマークを検知することにより、基材上における半導体素子の位置を決定するアライメント方法が提供される。
本発明によれば、半導体素子上のアライメントマークを基準としてチップの位置を正確に測定することが可能となる。したがって、配線マージンを低減することができ、微細な配線を形成することが可能となる。この結果、高集積化されたマルチシステムインパッケージにおいて、半導体素子の位置を正確に把握することにより配線等の正確性を向上させた半導体装置を提供することができる。
本発明によれば、半導体素子上に位置確認用のマークを設けることにより、高集積化された半導体装置において、半導体素子の位置を正確に把握する技術を提供することができる。
実施の形態
図１〜図５は本実施形態に係る半導体装置の製造工程を説明するための図である。
図１（ａ）に示すように、ＬＳＩ１４２がウエハ１０２上に形成されている。ここで、ＬＳＩ１４２の電極が設置されていない領域（不図示）の２箇所に、図１（ｂ）に示すようにアライメントマーク１５０を設ける。電極が設置されていない領域にアライメントマーク１５０を設けるのは、電極が設置されている領域にアライメントマーク１５０を設けると、アライメントマーク１５０を露出させた後に施される導電性材料を用いためっきにより、電極が電気的に接続されてしまうからである。
また、アライメントマーク１５０は、以下の材料を組み合わせて積層することにより形成され、その材料としては、たとえば、シリコンとシリコン酸化膜、ポリシリコンとシリコン酸化膜、タングステン酸化膜とＴＥＯＳ、銅とＳＯＧ膜、アルミニウムとＳＯＧ膜などの組み合わせが用いられる。
また、アライメントマーク１５０を設ける位置は、ＬＳＩ１４２の表面側からアライメントマークの形状を確認することができる位置であればよく、ＬＳＩ１４２の最上層に設けられるのが好ましい。ここで、アライメントマーク１５０がＬＳＩ１４２の最上層に設けられることにより、後述するレーザトレパニングによって露出されたアライメントマーク１５０の位置を、システムパッケージ製造装置が把握しやすくなる。
この２箇所のアライメントマーク１５０を設ける際には、それぞれのアライメントマーク１５０の中心の位置と、たとえば５０μｍ間隔でＬＳＩ１４２上に設けられた、たとえばボンディングパッド１５２などのＬＳＩ１４２の電極の中心の位置とが、ＬＳＩ１４２上のどの位置にあるのかを、ＬＳＩ１４２の任意のある一点を原点としたｘ軸、ｙ軸を用いて定める。また、図２（ａ）に示すようなアライメントマーク１５０間の傾きを角度θを用いて定める。そして、これらのアライメントマーク１５０およびボンディングパッド１５２の位置情報を後述するシステムパッケージ製造装置に記憶させておく。
次に、ウエハ１０２をダイシングすることにより、ＬＳＩ１４２に分割する（不図示）。
図３（ａ）に示すように、伸張された基材１４０上に複数のＬＳＩ１４２や受動素子１４４等の回路素子を設置する。ここで、基材１４０は接着性を有し、ＬＳＩ１４２および受動素子１４４を表面に固定することのできる伸縮可能なテープ基材とすることができる。また、受動素子１４４は、たとえば、チップコンデンサ、チップ抵抗等である。基材１４０上に回路素子を設置した後に、複数のＬＳＩ１４２や受動素子１４４等の回路素子を設置した基材１４０を収縮させる。
次に、図３（ｂ）に示すように、このようにして複数のＬＳＩ１４２および受動素子１４４を固定した状態で、金属膜１２０および絶縁樹脂膜１２２により構成された金属膜付き絶縁樹脂膜１２４を基材１４０上に配置し、金属膜付き絶縁樹脂膜１２４を基材１４０に当接させ、絶縁樹脂膜１２２内にＬＳＩ１４２および受動素子１４４を嵌入させる。
続いて、絶縁樹脂膜１２２を構成する樹脂の種類に応じて、絶縁樹脂膜１２２を加熱し、真空下または減圧下で金属膜付き絶縁樹脂膜１２４を基材１４０に圧着する。これにより、図３（ｃ）に示すように、ＬＳＩ１４２および受動素子１４４が絶縁樹脂膜１２２内に埋め込まれ、ＬＳＩ１４２および受動素子１４４が絶縁樹脂膜１２２内に圧着される。
このことにより、金属膜付き絶縁樹脂膜１２４によりＬＳＩ１４２が覆われることとなり、ＬＳＩ１４２上に設けられたアライメントマーク１５０も覆われて金属膜付き絶縁樹脂膜１２４の表面からは見えなくなってしまう。
ここで、金属膜１２０は、たとえば圧延銅箔等の圧延金属である。絶縁樹脂膜１２２としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができ、絶縁樹脂膜１２２を構成する材料中における充填材の含有量は材料に応じて適宜設定することができる。
金属膜付き絶縁樹脂膜１２４としては、フィルム状の絶縁樹脂膜１２２上に金属膜１２０が付着したものを用いることができる。また、金属膜付き絶縁樹脂膜１２４は、金属膜１２０上に絶縁樹脂膜１２２を構成する樹脂組成物を塗布・乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。
また、フィルム状の絶縁樹脂膜１２２をＢステージ化した状態で基材１４０上に配置し、さらにその上に金属膜１２０を配置して絶縁樹脂膜１２２をＬＳＩ１４２および受動素子１４４と熱圧着する際に、金属膜１２０を絶縁樹脂膜１２２に熱圧着することによっても金属膜付き絶縁樹脂膜１２４を形成することもできる。
次に、図４（ａ）に示すように、炭酸ガスレーザによるレーザトレパニング法を用いて金属膜付き絶縁樹脂膜１２４の一部にトレパニング孔１５４をあけることで、ＬＳＩ１４２表面の２箇所のアライメントマーク１５０を露出させる。
なお、炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の２段階で照射し、その照射条件は、たとえば以下のとおりとする。
パルス周期： ０．２５ｍｓ
出力： １．０Ｗ
第一条件；
パルス幅： ８〜１０μｓ
ショット数： １
第二条件；
パルス幅： ３〜５μｓ
ショット数： ３
これにより、金属膜１２０から絶縁膜１２２の方向に行くにつれて径が縮小するテーパ形状の側壁を有するトレパニング孔１５４が形成される。
ここで、アライメントマーク１５０は、たとえば、図２（ｂ）に示すような形状をしている。つまり、アライメントマーク１５０の中心を原点として、ｘ軸とｙ軸をとり、たとえば、それぞれ１０μｍ毎に目盛が設けられている。したがって、レーザトレパニングする際には、アライメントマーク１５０の近傍に孔をあけることで、アライメントマーク１５０の目盛を露出させ、その目盛をシステムパッケージ製造装置に備えられた光学顕微鏡が読み取ることにより、アライメントマーク１５０の中心の位置を把握することができる。
ここで、金属膜付き絶縁樹脂膜１２４の一部にレーザトレパニングを用いてあける孔の大きさとしては、小さすぎるとアライメントマーク１５０を露出させることが難しく、大きすぎるとＬＳＩ１４２が熱の影響を受けやすくなることから、直径３０μｍから５０μｍが好ましく用いられ、直径４０μｍが特に好ましく用いられる。
上述したように、ＬＳＩ１４２上に設けられた２箇所のアライメントマーク１５０の中心の位置およびボンディングパッド１５２の中心の位置がＬＳＩ１４２のどの位置にあるかについての位置情報は、既にシステムパッケージ製造装置に記憶されている。
このため、アライメントマーク１５０の目盛をシステムパッケージ製造装置に備えられた光学顕微鏡で読み取ることにより、アライメントマーク１５０の中心の位置を把握することによって、ＬＳＩ１４２上のボンディングパッド１５２の位置を把握することができる。したがって、後述するＬＳＩ１４２と他の回路素子間を配線する際に必要となる配線マージンを低減することができ、配線を微細化することによるＬＳＩ１４２を用いたマルチシステムインパッケージの高集積化が可能となる。
上述した位置情報をもとに、図４（ｂ）に示すように、炭酸ガスレーザによるレーザトレパニング法を用いて、ボンディングパッド１５２を露出させるようにスルーホール１５６を形成する。ここで、スルーホールの直径としては、３０μｍから５０μｍが好ましく用いられる。また、スルーホールの直径は、パッド電極の一辺長より小さい方が良い。
なお、炭酸ガスレーザは、第一条件およびパルス幅を変更させた第二条件の２段階で照射し、その照射条件は、たとえば以下のとおりとする。
パルス周期： ０．２５ｍｓ
出力： １．０Ｗ
第一条件；
パルス幅： ８〜１０μｓ
ショット数： １
第二条件；
パルス幅： ３〜５μｓ
ショット数： ３
これにより、金属膜１２０から絶縁膜１２２の方向に行くにつれて径が縮小するテーパ形状の側壁を有するスルーホール１５６が形成される。
次に、図５（ａ）に示すように、金属膜付き絶縁樹脂膜１２４表面に金属膜１２０を構成する金属と同じ金属を用いてめっきをすることにより、スルーホール１５６を導電性物質１５８で埋め込む。ここで、めっきの厚さは、たとえば、１５μｍ程度とする。
続いて、図５（ｂ）に示すように、金属膜１２０のうち回路素子間の配線に用いる部分をレーザリソグラフィにより直描して、複数のＬＳＩ１４２および受動素子１４４などの回路素子間を電気的に接続する。
さらに、図５（ｃ）に示すように、配線部分の上に金属膜付き絶縁樹脂膜１２４を形成する。
このようにして形成した半導体モジュールは、金属膜付き絶縁樹脂膜１２４の金属膜１２０上に別の金属膜付き絶縁樹脂膜１２４を積み重ねて配線層を形成し、複数のＬＳＩ１４２や受動素子１４４間を電気的に接続したり、他のデバイスと電気的に接続することができる。
以上、発明の好適な実施の形態を説明した。しかし、本発明は上述の実施の形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。
たとえば、上記実施形態においては、半導体素子としてＬＳＩ１４２を用いる形態について説明したが、ＩＣなど他の半導体素子であってもよい。
また、上記実施形態においては、金属膜１２０を構成する材料として銅を用いる形態について説明したが、銅以外の金属であっても、アルミニウム、金などの導電率の高い金属であればよい。
また、上記実施形態においては、金属膜付き絶縁樹脂膜１２４を基材１４０に圧着する形態について説明したが、基材１４０に絶縁樹脂膜１２２を形成した後に、絶縁樹脂膜１２２の表面に金属膜１２０を形成してもよい。
また、上記実施形態においては、アライメントマーク１５０の形状として図２（ｂ）に示す形状を用いた形態について説明したが、たとえば同心円状など、露出させた時にアライメントマーク１５０の位置からボンディングパッド１５２の位置を把握できる形状であればよい。
また、上記実施形態においては、アライメントマーク１５０の目盛の単位として１０μｍを用いた形態について説明したが、たとえば、５μｍなどアライメントマークの位置を把握することによりボンディングパッド１５２の位置を把握できる目盛の単位であればよい。
また、上記実施形態においては、ＬＳＩ１４２を形成した後にアライメントマーク１５０を設ける形態について説明したが、形成されたＬＳＩ１４２にアライメントマーク１５０が現れていればよく、たとえば、ＬＳＩ１４２の形成初期から層ごとにアライメントマーク１５０を設けてもよい。
また、上記実施形態においては、めっき材料として金属膜１２０を構成する金属と同じ金属を用いたが、導電性に優れる金属であればよい。
また、上記実施形態においては、ＬＳＩ１４２上にアライメントマーク１５０を２つ設けた形態について説明したが、３つ以上のアライメントマーク１５０を設けてもよい。こうすることにより、ボンディングパッドの位置をより正確に測定することができ、配線をより微細化することができる。したがって、マルチシステムインパッケージの高集積化が可能となり、この結果、高集積化されたマルチシステムインパッケージを提供することができる。
また、ＬＳＩ１４２およびボンディングパッド１５２の位置を測定できるのであれば、図６（ａ）に示すように、ボンディングパッド１６０の寸法を大きくするとともに、表面に目盛を設けることにより、アライメントマークと同様の役割を持たせることによって、ＬＳＩ１４２上に設けるアライメントマーク１５０を１つだけにしてもよいし、図６（ｂ）に示すように、複数のボンディングパッド１６０にアライメントマークと同様の役割を持たせることによって、ＬＳＩ１４２上にアライメントマーク１５０を別途設けないこととすることもできる。
こうすることにより、アライメントマーク１５０を設ける工程およびアライメントマーク１５０の近傍をレーザトレパニングする工程を省略しつつ、配線を微細化することにより高集積化されたマルチシステムインパッケージを提供することができる。
また、上記実施形態においては、ＬＳＩ１４２の電極であるボンディングパッド１５２の位置情報をシステムパッケージ製造装置に記憶させておき、レーザトレパニングにより露出されたアライメントマーク１５０の位置を把握することにより、ボンディングパッド１５２の位置情報を把握する形態について説明したが、ボンディングパッド１５２以外のＬＳＩ１４２の電極の位置情報をシステムパッケージ製造装置に記憶させておき、露出されたアライメントマーク１５０の位置を把握することにより、ボンディングパッド１５２以外のＬＳＩ１４２の電極の位置情報を把握してもよい。
また、上記実施形態においては、基材１４０として伸縮性のある材料を用いた形態について説明したが、伸縮性のない材料であってもよい。
本発明の実施形態に係る半導体装置を説明するための図である。 本発明の実施形態に係る半導体装置を説明するための図である。 本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。 本発明の実施形態に係る半導体装置を説明するための図である。
符号の説明
１０２ ウエハ、１２０ 金属膜、１２２ 絶縁樹脂膜、１２４ 金属膜付き絶縁樹脂膜、１４０ 基材、１４４ 受動素子、１５０ アライメントマーク、１５２ ボンディングパッド、１５４ トレパニング孔、１５６ スルーホール、１５８ 導電性物質、１６０ ボンディングパッド。

Claims (5)

  1. 基材上に、アライメントマークが設けられた半導体素子を設ける工程と、
    表面に金属膜が設けられた絶縁膜を、前記半導体素子の表面を被覆するように形成する工程と、
    前記絶縁膜および前記金属膜の一部を除去し、前記アライメントマークを露出させる工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記半導体素子が上面にアライメントマークを有することを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記半導体素子が複数のアライメントマークを有することを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
    露出された前記アライメントマークを検知することにより、基材上における半導体素子の電極を把握することを特徴とする半導体装置の製造方法。
  5. 請求項１乃至４いずれかに記載の半導体装置の製造方法により露出されたアライメントマークを検知することにより、基材上における半導体素子の位置を決定するアライメント方法。
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