TWI621194B

TWI621194B - 測試介面板組件

Info

Publication number: TWI621194B
Application number: TW106139006A
Authority: TW
Inventors: 李文聰; 謝開傑
Original assignee: 中華精測科技股份有限公司
Priority date: 2017-06-28
Filing date: 2017-06-28
Publication date: 2018-04-11
Also published as: TW201906039A

Abstract

本發明公開一種測試介面板組件。測試介面板組件包括一介電層、一第一線路層、一擴增層、一導電結構及一第二線路層。介電層具有一第一表面及一相對於第一表面的第二表面。第一線路層嵌設於介電層之中，第一線路層具有一裸露表面，第一線路層的裸露表面低於或齊平於介電層的第一表面。擴增層設置於介電層的第二表面。導電結構設置於介電層與擴增層之間，且導電結構電性連接於第一線路層。第二線路層通過導電結構而電性連接於第一線路層。藉此，本發明達到了提升可靠度及電連接品質的效果。

Description

測試介面板組件

【相關申請案】

本發明係為台灣專利申請案第106121585號(申請日：2017年06月28日)之分割案，該申請案之完整內容納入為本發明專利說明書的一部分以供參照。

本發明涉及一種測試介面板組件，特別是涉及一種應用於積體電路上的測試介面板組件。

首先，現有技術製作晶片測試用之轉接介面板的方式都是採用扇入(Fan-in)/扇出(Fan-out)同時製作，或者是以扇入(Fan-in)的方式進行製作。例如，台灣專利公告第M455979號，名稱為“微小間距測試載板結構”的專利中，是採用扇入/扇出同時製作，或者是以扇入的方式進行製作，而形成一測試介面板結構。

然而，由於測試介面板結構是以多層疊合的方式而形成，每一層結構的製作過程中多少有些誤差，因此，在形成至最頂層的接觸墊(用於與探針或晶片接腳相接的導電體)時，其誤差最大。藉此，通過此種製作方式所形成的測試介面板結構，較不易於實現微小間距(Finc Pitch)或超微間距(Ultra-Fine Pitch)之結構。

再者，通過扇入製程所形成的細線路(Fine Line)，也容易遇到可靠度之問題，也就是說，可能因細線路的線寬較窄，而導致細線路與介電層的結合效果不彰。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種能提高細線路可靠度且提升電連接性品質的測試介面板組件。

為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種測試介面板組件，其包括一介電層、一第一線路層、一第一導電結構、一擴增層、一第二導電結構以及一第二線路層。所述介電層具有一第一表面以及一相對於所述第一表面的第二表面。所述第一線路層嵌設於所述介電層之中，其中，所述第一線路層具有一裸露表面，所述第一線路層的所述裸露表面低於或齊平於所述介電層的所述第一表面。所述第一導電結構電性連接於所述第一線路層。所述擴增層設置於所述介電層的所述第二表面。所述第二導電結構電性連接於所述第一導電結構。所述第二線路層通過所述第二導電結構以及所述第一導電結構而電性連接於所述第一線路層。

本發明所採用的另外一技術方案是，提供一種測試介面板組件，其包括一介電層、一第一線路層、一擴增層、一導電結構以及一第二線路層。所述介電層具有一第一表面以及一相對於所述第一表面的第二表面。所述第一線路層嵌設於所述介電層之中，其中，所述第一線路層具有一裸露表面，所述第一線路層的所述裸露表面低於或齊平於所述介電層的所述第一表面。所述擴增層設置於所述介電層的所述第二表面。所述導電結構設置於所述介電層與所述擴增層之間，且所述導電結構電性連接於所述第一線路層。所述第二線路層通過所述導電結構而電性連接於所述第一線路層。

本發明的其中一有益效果在於，本發明實施例所提供的測試介面板組件，其能利用“所述第一線路層嵌設於所述介電層之中”的技術方案，以達到“提高第一線路層的可靠度”、“提升電連接性品質”以及“提升微小間距的精確性”的技術效果。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明用，並非用來對本發明加以限制。

U‧‧‧測試介面板組件

P‧‧‧封裝組件

1‧‧‧基底

11‧‧‧表面

2‧‧‧介電層

21‧‧‧第一表面

22‧‧‧第二表面

3‧‧‧第一線路層

31‧‧‧裸露表面

4‧‧‧擴增層

5‧‧‧導電結構

5a‧‧‧第一導電結構

51a‧‧‧第一導電部

52a‧‧‧第二導電部

5b‧‧‧第二導電結構

51b‧‧‧第一導電部

52b‧‧‧第二導電部

6‧‧‧防焊層

7‧‧‧第二線路層

8‧‧‧黏著層

9‧‧‧封裝單元

S‧‧‧容置空間

T‧‧‧探針組件

T1‧‧‧承載件

T2‧‧‧探針

C‧‧‧晶片單元

S102~S122、S202~S210‧‧‧步驟

圖1為本發明第一實施例的測試介面板組件的側視剖面示意圖。

圖2為本發明第一實施例的測試介面板組件的使用狀態示意圖。

圖3為本發明第二實施例的測試介面板組件所形成的封裝組件。

圖4A為本發明第三實施例的測試介面板組件的製造方法的其中一流程示意圖。

圖4B為步驟S108中的流程示意圖。

圖4C為步驟S112中的流程示意圖。

圖5為本發明第三實施例的測試介面板組件的製造過程的步驟S102的示意圖。

圖6為本發明第三實施例的測試介面板組件的製造過程的步驟S104的示意圖。

圖7為本發明第三實施例的測試介面板組件的製造過程的步驟S106的示意圖。

圖8為本發明第三實施例的測試介面板組件的製造過程的步驟S108的示意圖。

圖9為本發明第三實施例的測試介面板組件的製造過程的步驟S110的示意圖。

圖10為本發明第三實施例的測試介面板組件的製造過程的步驟S112的示意圖。

圖11為本發明第三實施例的測試介面板組件的製造過程的步驟S114的示意圖。

圖12為本發明第三實施例的測試介面板組件的製造過程的步驟S116的示意圖。

圖13為本發明第三實施例的測試介面板組件所形成的封裝組件的製造方法的另外一流程示意圖。

圖14為本發明第四實施例的測試介面板組件的製造方法的流程示意圖。

以下是通過特定的具體實例來說明本發明所公開有關“測試介面板組件”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的精神下進行各種修飾與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，予以聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的技術範圍。

應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件或信號等，但這些元件或信號不應受這些術語限制。這些術語乃用以區分一元件與另一元件，或者一信號與另一信號。另外，如本文中所使用，術語“或”視實際情況可能包括相關聯的列出項目中的任一個或者多個的所有組合。

[第一實施例]

首先，請參閱圖1所示，圖1為測試介面板組件U的側視剖面示意圖。本發明提供一種測試介面板組件U，以作為晶片測試用之轉接介面板或空間轉換器。須說明的是，以下第一實施例將先介紹測試介面板組件U的整體結構，測試介面板組件U的製造方法於第二實施例再行說明。以下將分別說明本發明實施例測試介面板組件U中各個元件的具體構造，而後再適時說明測試介面板組件U中各個元件之間的連接關係。

承上述，請復參閱圖1所示，測試介面板組件U包括一介電層2、一第一線路層3(或可稱細線路)、一第一導電結構5a、一擴增層4、一第二導電結構5b以及一第二線路層7。介電層2可具有一第一表面21以及一相對於第一表面21的第二表面22。第一線路層3可嵌設(或可稱嵌埋)於介電層2之中，也就是說，第一線路層3的設置位置相對於介電層2為一埋入式(或可稱內埋式)的線路。藉此，能增加第一線路層3與介電層2之間的結合性，以提升線路的可靠度。

承上述，請復參閱圖1所示，第一線路層3具有一裸露表面31，第一線路層3的裸露表面31可低於或齊平於介電層2的第一表面21，也就是說，第一線路層3的裸露表面31可低於介電層2的第一表面21或者是第一線路層3的裸露表面31與介電層2的第一表面21齊平，本發明不以此為限。優選地，以本發明實施例而言，第一線路層3的裸露表面31可與介電層2的第一表面21齊平。

承上述，請復參閱圖1所示，第一導電結構5a可電性連接於第一線路層3，以本發明實施例而言，第一導電結構5a可包括設置於介電層2之中且電性連接於第一線路層3的一第一導電部51a以及設置於介電層2上且電性連接於第一導電結構5a的第一導電部51a的一第二導電部52a。舉例來說，第一導電結構5a的第一導電部51a可以為一導電孔，即，填充有導電鍍層或導電物質的孔洞，而第一導電結構5a的第二導電部52a可以為一線路導體，然本發明不以此為限。

承上述，請復參閱圖1所示，擴增層4可設置於介電層2的第二表面22上，且覆蓋第一導電結構5a的第二導電部52a。舉例來說，擴增層4也可以為一具有介電效果的介電層。接著，第二導電結構5b可電性連接於第一導電結構5a。以本發明實施例而言，第二導電結構5b可包括設置於擴增層4之中且電性連接於第一導電結構5a的第二導電部52a的一第一導電部51b以及設置於擴增層4上且電性連接於第二導電結構5b的第一導電部51b的第二導電部52b。舉例來說，第二導電結構5b的第一導電部51b可以為一導電孔，而第二導電結構5b的第二導電部52b可以為一線路導體，然本發明不以此為限。

進一步來說，請復參閱圖1所示，測試介面板組件U還進一步包括一防焊層6(或可稱隔焊層)，防焊層6可設置於擴增層4上，且第二線路層7可設置於防焊層6上。另外，以本發明實施例而言，防焊層6可覆蓋在而第二導電結構5b的第二導電部52b上。再者，舉例來說，第二線路層7可為一焊接材料(例如但不限於錫球)或金屬凸塊，以使得第二線路層7依序通過第二導電結構5b以及第一導電結構5a而電性連接於第一線路層3。然而，須說明的是，在其他實施方式中，也可以不設置有防焊層6，而使得第二導電結構5b的第二導電部52b直接作為第二線路層7，以作為與電路板電性連接的導電墊。

接著，請復參閱圖1所示，測試介面板組件U還可進一步包括一基底1，基底1可設置於介電層2的第一表面21上，且裸露第一線路層3的裸露表面31。舉例來說，基底1可以為一硬質材料(或可稱剛性材料)，例如玻璃、金屬或陶瓷或高分子聚合物等，然本發明不以此為限。也就是說，基底1可以為一具有一定剛性或挺性程度的材質。

進一步來說，請一併參閱圖2所示，圖2為為測試介面板組件U的使用狀態示意圖。測試介面板組件U的第一線路層3為一間距較小以用於與一探針組件T的一探針T2連接的導電接點，而第二線路層7為一間距較大以用於與一印刷電路板電性連接的導電接點。藉此，可以將晶圓上小間距配置的金屬墊轉換至大間距配置的印刷電路板上。同時，通過基底1的設置，探針組件T的承載件T1還能抵靠在基底1上，以供探針組件T固定，而有助於探針T2水平位置的控制。

另外，請復參閱圖1所示，須特別說明的是，在其他實施方式中，可依據需求而調整擴增層4、第一導電結構5a以及第二導電結構的數量與配置位置。進一步來說，使用者可依據需求而調整設置於介電層2與擴增層4之間的導電結構5的配置位置以及層數，同時，導電結構5可電性連接於第一線路層3，以使得第二線路層7通過導電結構5而電性連接於第一線路層3。換句話說，導電結構5的數量可以為一層，或是如圖1所示的由第一導電結構5a及第二導電結構5b所組層，又或者是三層以上之結構，本發明不以導電結構5以及擴增層4之數量為限。

[第二實施例]

首先，請參閱圖3所示，圖3為測試介面板組件U所形成的封裝組件P。由圖3與圖1的比較可知，第二實施例與第一實施例最大的差別在於，可進一步地直接在基底1所圍繞出的容置空間S中，將一晶片單元C設置於容置空間S中，且通過一封裝單元9封閉容置空間S，以形成一封裝組件P。

接著，請復參閱圖3所示，詳細來說，晶片單元C的接腳(圖中未標號)可電性連接於第一線路層3的裸露表面31，且封裝單元9可通過一黏著層8而設置於基底1上，藉此，通過上述架構，可直接形成一封裝組件P。換句話說，進一步於測試介面板組件U上設置一封裝單元9，可形成一用於封裝晶片單元C的封裝載板。另外，雖然圖3是以覆晶技術(Flip-Chip)設置晶片單元C，但是，在其他實施方式中也能利用打線技術(wire bonding)的方式設置晶片單元C。

[第三實施例]

首先，請參閱圖4A至圖12所示，圖4A為測試介面板組件U 的製造方法的其中一流程示意圖，圖5至圖12為測試介面板組件的製造過程的示意圖。詳細來說，請參閱圖4A至圖6所示，並配合步驟S102所示：提供一基底1，基底1具有一表面11。舉例來說，基底1可以為一硬質材料，例如玻璃、金屬或陶瓷或高分子聚合物等，然本發明不以此為限。接著，如步驟S104所示：形成一第一線路層3於基底1的表面11上。舉例來說，第一線路層3可通過印刷(printing)、濺鍍(sputtered coating)、蒸鍍(Deposition)、電鍍(electro plating)或化學氣相沉積(chemical vapor deposition)等方式形成，然本發明不以此為限。藉此，由於第一線路層3是先設置在一硬質材料上，因此，能以硬質材料的一平整表面11作為基礎，而使得後續步驟中所產生的第一線路層3的裸露表面31為一良好的接觸測試墊平面。

接著，請參閱圖7所示，並配合步驟S106所示：形成一介電層2以覆蓋第一線路層3與基底1的表面11。再來，請參閱圖8所示，並配合步驟S108所示：形成一第一導電結構5a以電性連接於第一線路層3。詳細來說，介電層2及第一導電結構5a為一通過增層法(Build-up)所形成的增層結構，介電層2可由一介電材料所組成，且介電層2可利用熱壓合、塗佈、濺鍍、蒸鍍或沉積等方式形成於基底1上，然本發明不以此為限。

接著，請參閱圖4B並一併配合圖7及圖8所示，在形成所述第一導電結構5a的步驟中可先進行如步驟S1081所示：形成一第一導電部51a於介電層2之中，且第一導電結構5a的第一導電部51a電性連接於第一線路層3。再來，接著進行步驟S1082所示：形成一第二導電部52a於介電層2上，且第一導電結構5a的第二導電部52a電性連接於第一導電結構5a的第一導電部51a。舉例來說，可先利用微影、鑽孔等方式在介電層2上形成一孔洞，再進一步於孔洞中填充第一導電部51a。接著，可再利用印刷、濺鍍、蒸鍍、電鍍或沉積等方式形成電性連接於第一導電結構5a的第一導電部51a的第二導電部52a。

接著，請參閱圖9所示，並配合步驟S110所示：形成一擴增層4以覆蓋介電層2與第一導電結構5a，使得第一導電結構5a位於介電層2與擴增層4之間。接著，請參閱圖10所示，並配合步驟S112所示：形成一第二導電結構5b以電性連接於第一導電結構5a。詳細來說，擴增層4及第二導電結構5b為一通過增層法所形成的增層結構，舉例而言，擴增層4可由一介電材料所組成，且擴增層4可利用熱壓合、塗佈、濺鍍、蒸鍍或沉積等方式形成，然本發明不以此為限。

接著，請參閱圖4C並一併配合圖9及圖10所示，在形成所述第二導電結構5b的步驟中可先進行如步驟S1121所示：形成一第一導電部51b於擴增層4之中，且第二導電結構5b的第一導電部51b電性連接於第一導電結構5a的第二導電部52a。再來，接著進行步驟S1122所示：形成一第二導電部52b於擴增層4上，且第二導電結構5b的第二導電部52b電性連接於第二導電結構5b的第一導電部51b。舉例來說，可先利用微影、鑽孔等方式在擴增層4上形成一孔洞，再進一步於孔洞中填充第一導電部51b。接著，可再利用印刷、濺鍍、蒸鍍、電鍍或沉積等方式形成電性連接於第二導電結構5b的第一導電部51b的第二導電部52b。須說明的是，在其他實施方式中，當可以依據需求而調整第一導電結構5a以及第二導電結構5b的位置及數量，且也能調整擴增層4的層數，本發明不已此為限制。

接著，請參閱圖11所示，並配合步驟S114所示：形成一防焊層6於擴增層4上，且防焊層6覆蓋第二導電結構5b。舉例來說，防焊層6可為一高分子聚合物層，可用環氧樹脂、聚醯亞胺(PI)或類似之物質來形成，然本發明不以此為限。再來，請參閱圖12所示，並配合步驟S116所示：形成一第二線路層7於防焊層6上，且第二線路層7電性連接於第二導電結構5b。舉例來說，第二線路層7可由多個錫球所組成，且第二線路層7可通過第二導電結構5b及第一導電結構5a而電性連接於第一線路層3。

接著，請復參閱圖1所示，圖1為測試介面板組件U的製造過程的步驟S118的示意圖。如步驟S118所示：移除其中一部分的基底1，以裸露第一線路層3的一裸露表面31。舉例來說，可利用蝕刻或研磨去除其中一部分的基底1或去除全部的基底1，以裸露第一線路層3的一裸露表面31。然而，以本發明實施例而言，優選可僅移除其中一部分的基底1。藉此，通過上述步驟後可形成一測試介面板組件U。

進一步來說，請復參閱圖4A至圖4C及圖13所示，圖13為測試介面板組件U的製造方法的另外一流程示意圖。如步驟S202：形成一第一線路層3於一基底1的一表面11上；如步驟S204所示：形成一介電層2以覆蓋第一線路層3與基底1的表面11。接著，如步驟S206所示：形成一電性連接於第一線路層3的導電結構5以及一位於介電層2與導電結構5之間的擴增層4。再來，如步驟S208所示：形成一第二線路層7於擴增層4上，且第二線路層7通過導電結構5而電性連接於第一線路層3。最後，如步驟S210所示：移除其中一部分的基底1，以裸露第一線路層3的一裸露表面31。須說明的是，步驟S202、S204、S208以及S210的實施方式如同前述，在此容不再贅述。另外，如步驟S206，使用者可依據需求而調整導電結構5以及擴增層4的層數。也就是說，可依據需求而通過增層法形成導電結構5以及擴增層4。

[第四實施例]

首先，請參閱圖14所示，並一併配合圖3及圖4A所示，在進行完步驟S118之後，還能再進行步驟S320及S322，以形成一封裝組件P。詳細來說，如步驟S320所示：設置一晶片單元C以電性連接於第一線路層3的裸露表面31，且晶片單元C位於另外一部分的基底1所圍繞的一容置空間S中。須說明的是，另外一部分的基底1為移除其中一部分的基底1後所剩餘下來的基底1。另外，舉例來說，晶片單元C可以為一影像感測器(Complementary Metal-Oxide Semiconductor，CMOS)，且晶片單元C的接腳可電性連接於第一線路層3的裸露表面31，然本發明不以此為限。換句話說，可依據需求而設置其他功能的晶片單元C。進一步來說，在其他實施方式中，也可以應用於微機電封裝(MEMS Packaging)。

接著，請復參閱圖3及圖14所示，如步驟S322所示：設置一封裝單元9於另外一部分的基底1上，以封閉容置空間S。舉例來說，封裝單元9可以為一蓋體，且封裝單元9可通過一黏著層8而設置於另外一部分的基底1上。藉此，以形成一封裝組件P。進一步來說，由於基底1是在步驟S102中所形成的，因此，可避免在後續步驟中再形成一基底1及封裝單元9所導致的溢膠問題產生。同時，還能有助於降低封裝製程的成本。藉此，所形成的封裝組件P可直接設置於一電路板(圖中未示出)上。值得說明的是，在設置一封裝單元9於另外一部分的基底1上，以封閉容置空間S的步驟前，還可進一步包括：設置一封裝膠體(圖中未示出)於容置空間S中，以包覆晶片單元C。舉例來說，封裝膠體可以為一環氧樹脂(Epoxy)，然本發明不以此為限。

[實施例的有益效果]

本發明的其中一有益效果可以在於，本發明實施例所提供的測試介面板組件，其能利用“第一線路層3嵌設於介電層2之中”的技術方案，而能達到“提高第一線路層3的可靠度”的技術效果。

另外，本發明也能利用先“形成一第一線路層3於基底1的11表面上”之後，再“移除其中一部分的基底1，以裸露第一線路層3的一裸露表面31”的技術方案，而能達到“提升電連接性品質”及“提升微小間距的精確性”的技術效果。同時，相較於現有技術製作微小間距的製程，本製程能更簡化，並提升整體測試介面板組件U的良率。

此外，也由於本發明是以扇出方式先形成尺寸精密度需求最高的第一線路層3，因此，相較於現有技術採用扇入方式所形成的接觸測試墊，本發明能得到一完整的平面，進而產生良好的接觸測試墊平面。

再者，由於第一線路層3是嵌設於介電層2之中且由介電層2包覆，而形成的一埋入式結構，因此，可提升第一線路層3的可靠度，而使得第一線路層3不易受損。同時，由於是採用扇出方式形成測試介面板組件U，因此，可免去現有技術因核心基材設置的緣故所導致之整體厚度過大之問題。藉此，由於厚度降低，進而能縮短傳輸路徑，進而解決高電感的問題，並且能有助於特性阻抗控制及電源完整性之控制。

進一步來說，“移除其中一部分的基底1，以裸露第一線路層3的一裸露表面31”後，可再利用另外一部分設置於介電層2上的基底1，以作為提供後續組裝探針組件T的基礎及定位，有助於探針T2水平位置之控制。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的保護範圍內。

Claims

一種測試介面板組件，其包括：一介電層，所述介電層具有一第一表面以及一相對於所述第一表面的第二表面；一第一線路層，所述第一線路層嵌設於所述介電層之中，其中，所述第一線路層具有一裸露表面，所述第一線路層的所述裸露表面低於或齊平於所述介電層的所述第一表面；一第一導電結構，所述第一導電結構電性連接於所述第一線路層；一擴增層，所述擴增層設置於所述介電層的所述第二表面；一第二導電結構，所述第二導電結構電性連接於所述第一導電結構；一第二線路層，所述第二線路層通過所述第二導電結構以及所述第一導電結構而電性連接於所述第一線路層；以及一基底，所述基底設置於所述介電層的所述第一表面上，且裸露所述第一線路層的所述裸露表面。
如請求項1所述的測試介面板組件，其中，所述第一導電結構包括一設置於所述介電層之中且電性連接於所述第一線路層的第一導電部以及一設置於所述介電層上且電性連接於所述第一導電結構的所述第一導電部的第二導電部。
如請求項2所述的測試介面板組件，其中，所述第二導電結構包括一設置於所述擴增層之中且電性連接於所述第一導電結構的所述第二導電部的第一導電部以及一設置於所述擴增層上且電性連接於所述第二導電結構的所述第一導電部的第二導電部。
如請求項1所述的測試介面板組件，其中，所述基底能圍繞出一容置空間，一晶片單元設置於所述容置空間中且一封裝單元封閉所述容置空間，其中，所述晶片單元電性連接於所述第一線路層的所述裸露表面，以形成一封裝組件。
如請求項1所述的測試介面板組件，還進一步包括：一防焊層，所述防焊層設置於所述擴增層上，且所述第二線路層設置於所述防焊層上。
一種測試介面板組件，其包括：一介電層，所述介電層具有一第一表面以及一相對於所述第一表面的第二表面；一第一線路層，所述第一線路層嵌設於所述介電層之中，其中，所述第一線路層具有一裸露表面，所述第一線路層的所述裸露表面低於或齊平於所述介電層的所述第一表面；一擴增層，所述擴增層設置於所述介電層的所述第二表面；一導電結構，所述導電結構設置於所述介電層與所述擴增層之間，且所述導電結構電性連接於所述第一線路層；一第二線路層，所述第二線路層通過所述導電結構而電性連接於所述第一線路層；以及一基底，所述基底設置於所述介電層的所述第一表面上，且裸露所述第一線路層的所述裸露表面。
如請求項6所述的測試介面板組件，其中，所述基底能圍繞出一容置空間，一晶片單元設置於所述容置空間中且一封裝單元封閉所述容置空間，其中，所述晶片單元電性連接於所述第一線路層的所述裸露表面，以形成一封裝組件。
如請求項6所述的測試介面板組件，還進一步包括：一防焊層，所述防焊層設置於所述擴增層上，且所述第二線路層設置於所述防焊層上。