KR100256056B1 - 반도체 장치의 콘택 플러그 형성 방법 - Google Patents

반도체 장치의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 층간절연막의 두께를 최소화하고 선택적인 CMP 공정으로 층간절연막의 평탄도 및 균일도를 향상시키는 반도체 장치의 콘택 플러그 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 도전막 패턴이 형성된 제 1 영역과 상기 제 1 도전막 패턴이 형성되지 않은 제 2 영역을 갖는 반도체 기판 상에 상기 제 1 영역과 제 2 영역의 단차가 유지되도록 층간절연막을 형성하는 단계와, 상기 제 1 영역의 층간절연막을 식각 하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 오버필 되도록 상기 층간절연막 상에 제 2 도전막을 형성하는 단계와, 상기 제 1 영역의 층간절연막의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와, 상기 제 2 영역에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역의 층간절연막을 폴리싱 식각 하되, 상기 제 2 영역의 상기 제 2 도전막 하부의 층간절연막의 상부 표면과 나란하도록 식각 하는 단계와, 상기 제 1 및 제 2 영역의 제 2 도전막을 폴리싱 식각 하되, 상기 제 2 영역의 제 2 도전막이 완전히 제거되도록 하는 식각 단계를 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 하부 도전막 패턴이 형성되지 않는 저단차 영역의 층간절연막의 손실이 거의 없으므로 층간절연막의 형성 두께를 최소화 할 수 있고, 저단차 영역의 초기 층간절연막 평탄화를 위한 더미 금속 배선 형성에 따른 전기적 특성 저하를 방지할 수 있으며, 도전막 및 층간절연막을 선택적으로 식각 하는 다중 CMP 공정을 수행함으로써 층간절연막의 평탄도 및 균일도를 향상시킬 수 있다.

Description

반도체 장치의 콘택 플러그 형성 방법(A Method of Forming Contact Plug of Semiconductor Device)
본 발명은 반도체 장치의 콘택 플러그 형성 방법에 관한 것으로, 좀 더 구체적으로는 도전막과 층간절연막 각각에 대해 선택적으로 수행되는 다중 CMP(Chemical Mechanical Polishing) 공정을 사용하여 저단차 영역의 층간절연막 손실을 최소화하고, 우수한 평탄도 및 균일도를 갖는 층간절연막을 형성하는 반도체 장치의 콘택 플러그 형성 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 플러그 형성 방법을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 종래의 반도체 장치의 콘택 플러그 형성 방법은 먼저, 셀 어레이 영역(a)과 주변 회로 영역(b)이 정의된 반도체 기판(10)의 상기 셀 어레이 영역(a) 상에 게이트 전극층(12)을 형성한다.
이때, 상기 게이트 전극층(12)은, 폴리실리콘막 패턴(12a) 및 실리사이드막 패턴(12b), 그리고 절연막 스페이서(12c)로 형성된다.
상기 게이트 전극층(12)을 포함하여 상기 반도체 기판(10) 상에 층간절연막(14)을 형성한다.
이때, 상기 게이트 전극층(12)이 형성되지 않은 주변 회로 영역(b)의 층간절연막(14)은 상기 게이트 전극층(12)이 형성된 셀 어레이 영역(a)에 비해 저단차를 갖도록 형성된다.
도 1b에 있어서, 상기 층간절연막(14)을 식각 하여 상기 게이트 전극층(12) 사이의 반도체 기판(10)의 상부 표면이 노출되도록 콘택홀(16)을 형성한다.
상기 콘택홀(16)이 오버필(overfill) 되도록 상기 층간절연막(14) 상에 폴리실리콘막 등으로 도전막(18)을 형성한다.
마지막으로, 상기 폴리실리콘막(18) 및 층간절연막(14)을 CMP 공정을 사용하여 한 번에 식각 하면 도 1c에 도시된 바와 같이, 상기 층간절연막(14)의 상부 표면이 평탄화 됨과 아울러 콘택 플러그(20)가 형성된다.
이때, 상기 폴리실리콘막(18) 및 층간절연막(14)을 한 번에 식각 하기 위해서는 서로에 대해 선택비가 없는 즉, 동일한 식각률(removal rate)을 갖는 슬러리(slurry)를 사용해야 한다. 그러나, 실제로 상기 폴리실리콘막(18)과 층간절연막(14)에 대해 동일한 식각률을 갖는 슬러리를 제조하기 어렵고, 상기 CMP 공정의 엔드 포인트(end point)를 조절하기 어려운 문제점이 발생된다.
그리고, 상기 CMP 공정 후 남게 되는 층간절연막(14)의 두께 마진을 확보하기 위해 많은 양의 절연막을 형성하게 되므로, 상기 셀 어레이 영역(a)의 층간절연막(14)의 두께가 두껍게 형성되어 딥 콘택 식각(deep contact etch) 공정이 불가피한 문제점이 발생된다. 또한, 많은 양의 폴리실리콘막과 절연막을 한 번의 CMP 공정으로 식각 하므로 상기 층간절연막(14)에 대한 평탄도(planarity) 및 균일도(uniformity)가 매우 불량하게 되는 문제점이 발생된다.
또한, 상기 저단차 영역인 주변 회로 영역(b)에 더미 게이트 전극층(도면에 미도시)을 형성하여 초기 층간절연막을 평탄화 시키고, 이에 따라 상기 주변 회로 영역(b)의 층간절연막(14)의 두께 마진이 확보 되도록 할 수 있으나, 상기 더미 게이트 전극층(도면에 미도시)의 영향으로 소자의 전기적 특성이 열화 되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 다중 CMP 공정을 사용하여 도전막과 층간절연막을 선택적으로 식각 함으로써 층간절연막의 두께를 감소시킬 수 있고, 층간절연막의 평탄도 및 균일도를 향상시킬 수 있는 반도체 장치의 콘택 플러그 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 플러그 형성 방법을 순차적으로 보여주는 단면도;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법을 순차적으로 보여주는 단면도;
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 장치의 콘택 플러그 형성 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100, 200 : 반도체 기판 12, 102 : 게이트 전극층
14, 104, 204 : 층간절연막 16, 106, 206 : 콘택홀
18, 108, 208 : 도전막 20, 110, 210 : 콘택 플러그
202 : 금속 배선막 패턴
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 플러그 형성 방법은, 제 1 영역과 제 2 영역을 갖는 반도체 기판의 상기 제 1 영역 상에 제 1 도전막 패턴을 형성하는 단계와; 상기 제 1 도전막 패턴을 포함하여 상기 반도체 기판 상에 층간절연막을 형성하되, 상기 제 2 영역에 형성된 층간절연막이 상기 제 1 영역에 비해 상대적으로 저단차를 갖도록 형성하는 단계와; 상기 층간절연막을 식각 하여 상기 제 1 영역의 상기 제 1 도전막 패턴 사이의 반도체 기판 내지 상기 제 1 도전막 패턴의 상부 표면의 일부가 노출되도록 콘택홀을 형성하는 단계와; 상기 콘택홀이 오버필 되도록 상기 층간절연막 상에 제 2 도전막을 형성하는 단계와; 상기 제 1 영역의 층간절연막의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와; 상기 제 2 영역에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역의 층간절연막을 폴리싱 식각 하되, 상기 제 2 영역의 상기 제 2 도전막 하부의 층간절연막의 상부 표면과 나란하도록 식각 하는 단계와; 상기 제 1 및 제 2 영역의 제 2 도전막을 폴리싱 식각 하되, 상기 제 2 영역의 제 2 도전막이 완전히 제거되도록 하는 식각 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막은, SiO2, USG, BPSG, PSG, SIN, SION, SOG, FOX, 그리고 절연성 Polymer 중 적어도 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전막은, W, Cu, Al, W-Si, Al-Cu, Al-Cu-Si, 그리고 Poly-Si 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 복수의 폴리싱 단계는, 적어도 두 개 이상의 플래튼(platen)을 갖는 폴리셔를 사용하여 순차적으로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 플러그 형성 방법은, 상기 제 2 영역의 제 2 도전막을 완전히 제거하는 폴리싱 식각 단계 후 상기 제 1 및 제 2 영역의 층간절연막 표면을 평탄화 시키는 폴리싱 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 플러그 형성 방법은, 상기 제 2 영역의 제 2 도전막을 완전히 제거하는 폴리싱 식각 단계 후 상기 제 1 및 제 2 영역의 층간절연막을 버핑(buffing)하는 단계를 더 포함한다.
상술함 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 플러그 형성 방법은, 제 1 영역과 제 2 영역을 갖는 반도체 기판의 상기 제 1 영역 상에 제 1 도전막 패턴을 형성하는 단계와; 상기 제 1 도전막 패턴을 포함하여 상기 반도체 기판 상에 층간절연막을 형성하되, 상기 제 2 영역에 형성된 층간절연막이 상기 제 1 영역에 비해 상대적으로 저단차를 갖도록 형성하는 단계와; 상기 층간절연막을 식각 하여 상기 제 1 영역의 상기 제 1 도전막 패턴 사이의 반도체 기판 내지 상기 제 1 도전막 패턴의 상부 표면의 일부가 노출되도록 콘택홀을 형성하는 단계와; 상기 콘택홀이 오버필 되도록 상기 층간절연막 상에 제 2 도전막을 형성하는 단계와; 상기 제 1 영역의 층간절연막의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와; 상기 제 2 영역에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역의 층간절연막을 폴리싱 식각하고, 상기 제 1 및 제 2 영역의 제 2 도전막을 폴리싱 식각 하는 것을 교대로 여러 번 반복하되, 상기 제 1 영역의 층간절연막의 상부 표면이 상기 제 2 영역의 층간절연막의 상부 표면과 나란하도록 식각 하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 층간절연막은, SiO2, USG, BPSG, PSG, SIN, SION, SOG, FOX, 그리고 절연성 Polymer 중 적어도 하나 이상으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전막은, W, Cu, Al, W-Si, Al-Cu, Al-Cu-Si, 그리고 Poly-Si 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 복수의 폴리싱 단계는, 적어도 두 개 이상의 플래튼(platen)을 갖는 폴리셔를 사용하여 순차적으로 수행된다.
본 발명에 의한 반도체 장치의 콘택 플러그 형성 방법은 층간절연막의 형성 두께를 최소화 할 수 있고, 층간절연막의 평탄도 및 균일도를 향상시킨다.
(실시예)
도 2c 및 도 2d를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 플러그 형성 방법은, 반도체 기판(100) 상에 제 1 도전막 패턴이 형성된 제 1 영역(a)과 상기 제 1 도전막 패턴이 형성되지 않은 제 2 영역(b)을 갖는 반도체 기판(100) 상에 상기 제 1 영역(a)과 제 2 영역(b)의 단차가 유지되도록 층간절연막(104)을 형성하는 단계와, 상기 제 1 영역(a)의 층간절연막(104)을 식각 하여 콘택홀(106)을 형성하는 단계와, 상기 콘택홀(106)이 오버필 되도록 상기 층간절연막(104) 상에 제 2 도전막을 형성하는 단계와, 상기 제 1 영역(a)의 층간절연막(104)의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와, 상기 제 2 영역(b)에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역(a)의 층간절연막(104)을 폴리싱 식각 하되, 상기 제 2 영역(b)의 상기 제 2 도전막 하부의 층간절연막(104)의 상부 표면과 나란하도록 식각 하는 단계와, 상기 제 1 및 제 2 영역(a, b)의 제 2 도전막을 폴리싱 식각 하되, 상기 제 2 영역(b)의 제 2 도전막이 완전히 제거되도록 하는 식각 단계를 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 하부 도전막 패턴이 형성되지 않는 저단차 영역의 층간절연막(104)의 손실이 거의 없으므로 층간절연막(104)의 형성 두께를 최소화 할 수 있고, 더미 금속 배선을 형성에 따른 전기적 특성 저하를 방지할 수 있으며, 도전막 및 층간절연막(104)을 선택적으로 식각 하는 다중 CMP 공정을 수행함으로써 층간절연막(104)의 평탄도 및 균일도를 향상시킬 수 있다.
이하, 도 2 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 플러그(110) 형성 방법을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 플러그(110) 형성 방법은 먼저, 셀 어레이 영역(a)과 주변 회로 영역(b)이 정의된 반도체 기판(100)의 상기 셀 어레이 영역(a) 상에 게이트 전극층(102)을 형성한다.
이때, 상기 게이트 전극층(102)은, 폴리실리콘막 패턴(102a)과 상기 폴리실리콘막 패턴(102a) 상에 형성된 실리사이드막 패턴(102b)과, 절연막 스페이서(102c)를 포함하여 형성된다.
상기 게이트 전극층(102)을 포함하여 상기 반도체 기판(100) 상에 층간절연막(104)을 형성한다. 이때, 상기 층간절연막(104)은, 상부 표면이 평탄화 되지 않은 상태 즉, 상기 주변 회로 영역(b)의 층간절연막(104)이 상기 셀 어레이 영역(a)에 비해 저단차를 갖도록 형성된다.
상기 층간절연막(104)은, LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 HDP(High Density Plasma) 등의 방법으로 형성된 SiO2및 USG, BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), SIN(SIlicon Nitride), 그리고 SION 중 어느 하나이거나, 스핀 코팅(spin coating) 방법으로 형성된 SOG(Spin On Glass) 및 FOX(Fast Oxide), 절연성 폴리머(polymer) 중 어느 하나이거나, 상기 절연막들의 조합으로 형성된 복합막이다.
도 2b에 있어서, 상기 셀 어레이 영역(a)의 층간절연막(104)을 식각 하여 상기 게이트 전극층(102) 사이의 반도체 기판(100)의 일부가 노출되도록 콘택홀(106)을 형성한다. 그리고, 상기 콘택홀(106)이 오버필 되도록 상기 층간절연막(104) 상에 도전막(108)을 형성한다.
상기 도전막(108)은, W, Cu, Al 등의 금속막이거나, W-Si, Al-Cu, Al-Cu-Si 등의 금속 화합물이거나, 폴리실리콘막과 같은 비금속 도전성 물질 중 어느 하나이다. 여기서는 폴리실리콘막(108)을 사용하였다.
도 2c를 참조하면, 상기 폴리실리콘막(108)을 CMP 공정으로 고단차를 갖는 상기 셀 어레이 영역(a)의 층간절연막(104)의 상부 표면이 노출되도록 선택적으로 식각 한다. 이때, 상기 폴리실리콘막(108) CMP 공정은 이미 상용화되어 있는 폴리실리콘막(108) 식각용 슬러리를 사용하고, 상기 층간절연막(104)을 식각 정지층으로하여 수행된다. 이와 같은 폴리싱 공정으로, 저단차를 갖는 상기 주변 회로 영역(b)에 상기 폴리실리콘막(108)이 남게 된다.
상기 층간절연막(104)을 식각 정지층으로 사용할 수 있는 것은 상기 셀 어레이 영역(a)의 층간절연막(104)이 노출될 때 마찰력이 증가되어 엔드 포인트가 쉽게 검출되기 때문이다.
다음, 도 2d에 있어서, 상기 셀 어레이 영역(a)의 층간절연막(104)을 CMP 공정으로 식각 하여 상기 주변 회로 영역(b)의 폴리실리콘막(108)의 두께가 완전히 노출되도록 즉, 상기 주변 회로 영역(b)의 저단차를 갖는 층간절연막(104)의 상부 표면과 나란하도록 형성한다.
이때, 상기 콘택홀(106)에 채워진 폴리실리콘막(108)은 상기 셀 어레이 영역(a)의 층간절연막(104)에 비해 미량이므로 함께 식각 되어 평탄화된 표면을 갖도록 형성되거나, 후속 폴리 CMP 공정에서 폴리싱 되어 평탄화된 표면을 갖도록 형성된다.
상기 층간절연막(104) CMP는, 상기 폴리실리콘막(108)에 대해 높은 식각 선택비를 갖는 일반적으로 상용화된 층간절연막 식각용 슬러리를 사용하여 수행된다. 이때, 상기 주변 회로 영역(b)의 잔존 폴리실리콘막(108)이 그 하부의 층간절연막(104)을 마스킹(masking) 하므로 상기 주변 회로 영역(b)의 층간절연막(104)은 상기 층간절연막(104) CMP 공정시 식각 되지 않는다. 따라서, 종래 동시 CMP 공정을 위해 사용되는 층간절연막의 두께에 비해 상대적으로 얇은 층간절연막 형성이 가능하게 된다.
이어서, 도 2e를 참조하면, 상기 주변 회로 영역(b)에 노출된 잔존 폴리실리콘막(108)을 상기 층간절연막(104)에 대해 높은 식각 선택비를 갖는 폴리실리콘막(108) 식각용 슬러리를 사용하여 CMP 공정으로 선택적으로 식각 하여 제거한다.
마지막으로, 미량의 층간절연막 CMP 공정 또는 부드러운 연마포를 사용하여 연마하는 버핑(buffing) 공정을 수행하여 상기 셀 어레이 영역(a)과 주변 회로 영역(b)의 층간절연막(104)의 미세한 표면 단차를 제거하면 도 2f에 도시된 바와 같이, 평탄화된 상부 표면을 갖는 층간절연막(104)과 콘택 플러그(110)가 형성된다.
한편, 상기 도 2c에 도시된 바와 같이, 상기 셀 어레이 영역(a)의 고단차를 갖는 층간절연막(104)의 상부 표면을 노출시킨 후, 상기 셀 어레이 영역(a)의 층간절연막 CMP 공정과 상기 주변 회로 영역(b)의 폴리실리콘막 CMP 공정을 교대로 반복하여 수행함으로써 도 2f에 도시된 바와 같이, 반도체 기판(100) 전면에 걸쳐 평탄화된 상부 표면을 갖는 층간절연막(104)과 콘택 플러그(110)를 형성할 수 있다.
이때, 마지막으로 수행되는 절연막 CMP 공정 대신 상기 버핑 공정을 수행할 수도 있다.
이때, 상술한 바와 같은 상기 층간절연막(104) 평탄화 및 콘택 플러그(110) 형성을 위한 CMP 공정들은 적어도 두 개 이상의 플래튼(platen)을 갖는 멀티 페이스(multi-phase) CMP 공정 장비를 사용하여 한 번(one step)에 수행된다.
예를 들어, 상기 멀티 페이스 CMP 공정 장비가 두 개의 플래튼을 갖는 경우, 하나는 폴리실리콘 CMP용으로 사용되고, 나머지 하나는 절연막 CMP용으로 사용되도록 한다. 그리고, 상기 멀티 페이스 CMP 공정 장비가 네 개의 플래튼을 갖는 경우, 폴리 CMP - 절연막 CMP - 폴리 CMP - 절연막 CMP 순으로 폴리싱 식각 공정을 수행하고 이때, 같은 폴리 CMP 라 하더라도 각 단계에 알맞은 다른 종류의 슬러리를 사용하여 식각 공정을 수행할 수도 있다.
상술한 바와 같은 반도체 장치의 콘택 플러그(110) 형성 방법은 선택적인 다중 폴리싱 식각이 수행되므로 각 CMP 공정 제어가 용이하며 특히, 상기 폴리 CMP의 경우 선택비 차이에 따른 충분한 CMP 시간 마진을 얻을 수 있는 장점이 있다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 장치의 콘택 플러그(210) 형성 방법을 순차적으로 보여주는 단면도이다.
도 3a를 참조하면, 본 발명의 다른 실시예에 따른 신규한 반도체 장치의 금속 배선간 비아(via) 콘택 플러그(210) 형성 방법은 먼저, 반도체 기판(200) 상에 금속 배선막 패턴(202)을 형성한다. 그리고, 상기 금속 배선막 패턴(202)을 포함하여 상기 반도체 기판(200) 상에 층간절연막(204)을 형성한다.
상기 층간절연막(204)은, LPCVD 또는 PECVD 또는 HDP 등의 방법으로 형성된 SiO2및 USG, BPSG, PSG, SIN, 그리고 SION 중 어느 하나이거나, 스핀 코팅(spin coating) 방법으로 형성된 SOG 및 FOX, 절연성 폴리머(polymer) 중 어느 하나이거나, 상기 절연막들의 조합으로 형성된 복합막이다.
이때, 상기 금속 배선막 패턴(202)이 형성되지 않은 영역(d)의 층간절연막(204)은 상대적으로 저단차를 갖도록 형성된다.
도 3b에 있어서, 상기 층간절연막(204)을 식각 하여 상기 금속 배선막 패턴(202)의 상부 표면이 노출되도록 비아(206)를 형성한다. 다음, 상기 비아(206)를 오버필 하여 상기 층간절연막(204) 상에 도전막(208)을 형성한다.
상기 도전막(208)은, W, Cu, Al 등의 금속막이거나, W-Si, Al-Cu, Al-Cu-Si 등의 금속 화합물이거나, 폴리실리콘막과 같은 비금속 도전성 물질 중 어느 하나이다. 여기서는 텅스텐막(208)을 사용하였다.
도 3c를 참조하면, 상기 텅스텐막(208)을 CMP 공정으로 식각 하되, 상기 금속막 패턴(202)이 형성된 영역(c)의 고단차를 갖는 층간절연막(204)의 상부 표면이 노출되도록 폴리싱 식각 한다.
상기 텅스텐막 CMP는, 이미 상용화된 텅스텐막 식각용 슬러리를 사용하여 선택적으로 수행되며, 이때 상기 저단차 부위의 텅스텐막(208)의 일부가 남게 된다.
도 3d에 있어서, 상기 노출된 고단차 부위의 층간절연막(204)을 절연막 식각용 슬러리를 사용하여 폴리싱 한다. 이때, 상기 저단차 부위의 잔존 텅스텐막(208)이 그 하부의 층간절연막(204)에 대한 마스크 역할을 하므로, 상기 저단차 부위의 층간절연막(204)의 손실을 방지하게 된다.
따라서, 상기 층간절연막(204) 형성시 그 두께를 최소화시키는 것이 가능하게 된다.
도 3e를 참조하면, 상기 저단차 부위의 잔존 텅스텐막(208)을 텅스텐막 식각용 슬러리를 사용하여 선택적으로 제거되도록 폴리싱 식각 한다. 그리고, 층간절연막(204)의 상부 표면을 평탄화시키기 위해 소량의 산화막 CMP 내지 상기 버핑 공정을 수행하면 도 3f에 도시된 바와 같이, 평탄화된 층간절연막(204)과 비아 콘택 플러그(210)가 형성된다.
한편, 상기 고단차 부위의 층간절연막(204)의 상부 표면을 노출시키는 도전막 CMP 공정 후, 절연막 CMP와 텅스텐막 CMP를 교대로 반복적으로 수행하여 상기 층간절연막(204)의 평탄화와 상기 비아 콘택 플러그(210)를 얻을 수 있다.
이때, 마지막으로 수행되는 절연막 CMP 공정 대신 상기 버핑 공정을 수행할 수도 있다.
상술한 바와 같은 상기 층간절연막(204) 평탄화 및 비아 콘택 플러그(210) 형성을 위한 CMP 공정들은 상기 일 실시예에서와 마찬가지로, 적어도 두 개 이상의 플래튼을 갖는 멀티 페이스 CMP 공정 장비를 사용하여 한 번에 수행된다.
상술한 바와 같은 반도체 장치의 콘택 플러그(210) 형성 방법은 저단차 영역의 층간절연막(204)의 초기 평탄화를 위한 더미 게이트 전극층 내지 더미 금속 배선막 패턴 형성이 필요하지 않게 된다.
본 발명은 종래의 반도체 장치의 콘택 플러그 형성 방법이 도전막과 층간절연막을 동시에 CMP 함에 따라 층간절연막을 두껍게 형성해야 하는 문제점과, 이에 따른 딥 콘택 식각을 수행해야 하는 문제점과, 도전막과 층간절연막을 동시에 CMP 함으로써 층간절연막의 평탄도 및 균일도가 저하되는 문제점과, 도전막과 층간절연막에 대해 선택비를 갖지 않는 슬러리를 개발하기 어려운 문제점을 해결한 것으로서,
하부 도전막 패턴이 형성되지 않는 저단차 영역의 층간절연막의 손실이 거의 없으므로 층간절연막의 형성 두께를 최소화 할 수 있고, 저단차 영역의 초기 층간절연막 평탄화를 위한 더미 금속 배선 형성에 따른 전기적 특성 저하를 방지할 수 있으며, 도전막 및 층간절연막을 선택적으로 식각 하는 다중 CMP 공정을 수행함으로써 층간절연막 및 콘택 플러그의 평탄도 및 균일도를 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 제 1 영역과 제 2 영역을 갖는 반도체 기판의 상기 제 1 영역 상에 제 1 도전막 패턴을 형성하는 단계와;
    상기 제 1 도전막 패턴을 포함하여 상기 반도체 기판 상에 층간절연막을 형성하되,
    상기 제 2 영역에 형성된 층간절연막이 상기 제 1 영역에 비해 상대적으로 저단차를 갖도록 형성하는 단계와;
    상기 층간절연막을 식각 하여 상기 제 1 영역의 상기 제 1 도전막 패턴 사이의 반도체 기판 내지 상기 제 1 도전막 패턴의 상부 표면의 일부가 노출되도록 콘택홀을 형성하는 단계와;
    상기 콘택홀이 오버필 되도록 상기 층간절연막 상에 제 2 도전막을 형성하는 단계와;
    상기 제 1 영역의 층간절연막의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와;
    상기 제 2 영역에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역의 층간절연막을 폴리싱 식각 하되, 상기 제 2 영역의 상기 제 2 도전막 하부의 층간절연막의 상부 표면과 나란하도록 식각 하는 단계와;
    상기 제 1 및 제 2 영역의 제 2 도전막을 폴리싱 식각 하되, 상기 제 2 영역의 제 2 도전막이 완전히 제거되도록 하는 식각 단계를 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은, SiO2, USG, BPSG, PSG, SIN, SION, SOG, FOX, 그리고 절연성 Polymer 중 적어도 하나 이상으로 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전막은, W, Cu, Al, W-Si, Al-Cu, Al-Cu-Si, 그리고 Poly-Si 중 어느 하나인 반도체 장치의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 복수의 폴리싱 단계는, 적어도 두 개 이상의 플래튼(platen)을 갖는 폴리셔를 사용하여 순차적으로 한 번에 수행되는 반도체 장치의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 반도체 장치의 콘택 플러그 형성 방법은, 상기 제 2 영역의 제 2 도전막을 완전히 제거하는 폴리싱 식각 단계 후 제 1 및 제 2 영역의 층간절연막 표면을 평탄화시키는 폴리싱 단계를 더 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  6. 제 1 항에 있어서,
    상기 반도체 장치의 콘택 플러그 형성 방법은, 상기 제 2 영역의 제 2 도전막을 완전히 제거하는 폴리싱 식각 단계 후 상기 제 1 및 제 2 영역의 층간절연막을 버핑(buffing)하는 단계를 더 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  7. 제 1 영역과 제 2 영역을 갖는 반도체 기판의 상기 제 1 영역 상에 제 1 도전막 패턴을 형성하는 단계와;
    상기 제 1 도전막 패턴을 포함하여 상기 반도체 기판 상에 층간절연막을 형성하되,
    상기 제 2 영역에 형성된 층간절연막이 상기 제 1 영역에 비해 상대적으로 저단차를 갖도록 형성하는 단계와;
    상기 층간절연막을 식각 하여 상기 제 1 영역의 상기 제 1 도전막 패턴 사이의 반도체 기판 내지 상기 제 1 도전막 패턴의 상부 표면의 일부가 노출되도록 콘택홀을 형성하는 단계와;
    상기 콘택홀이 오버필 되도록 상기 층간절연막 상에 제 2 도전막을 형성하는 단계와;
    상기 제 1 영역의 층간절연막의 상부 표면이 노출되도록 상기 제 2 도전막을 폴리싱 식각 하는 단계와;
    상기 제 2 영역에 잔존하는 제 2 도전막을 마스크로 사용하여 상기 제 1 영역의 층간절연막을 폴리싱 식각하고, 상기 제 1 및 제 2 영역의 제 2 도전막을 폴리싱 식각 하는 것을 교대로 여러 번 반복하되, 상기 제 1 영역의 층간절연막의 상부 표면이 상기 제 2 영역의 층간절연막의 상부 표면과 나란하도록 식각 하는 단계를 포함하는 반도체 장치의 콘택 플러그 형성 방법.
  8. 제 7 항에 있어서,
    상기 층간절연막은, SiO2, USG, BPSG, PSG, SIN, SION, SOG, FOX, 그리고 절연성 Polymer 중 적어도 하나 이상으로 형성되는 반도체 장치의 콘택 플러그 형성 방법.
  9. 제 7 항에 있어서,
    상기 제 2 도전막은, W, Cu, Al, W-Si, Al-Cu, Al-Cu-Si, 그리고 Poly-Si 중 어느 하나인 반도체 장치의 콘택 플러그 형성 방법.
  10. 제 7 항에 있어서,
    상기 복수의 폴리싱 단계는, 적어도 두 개 이상의 플래튼(platen)을 갖는 폴리셔를 사용하여 순차적으로 한 번에 수행되는 반도체 장치의 콘택 플러그 형성 방법.
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