KR100513798B1 - 유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법 - Google Patents

유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법 Download PDF

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Abstract

본 발명은 부분식각을 통해 유동성 절연막의 단차를 감소시킨 반도체 소자의 제조방법에 관한 것으로, 특히 유동성 절연막 형성시 패턴의 밀도가 높은 부분의 두께와 패턴의 밀도가 낮은 가장자리 부분의 두께가 서로 차이나는 라운딩(rounding) 현상을 개선한 반도체 소자의 제조방법에 관한 것이다. 이를 위한 본 발명은, 패턴밀도가 높은 부분과 패턴밀도가 낮은 부분을 갖는 패턴을 기판 상에 형성하는 단계; 상기 패턴을 포함하는 기판 상에 유동성 절연막을 형성하는 단계; 패턴 밀도가 밀한 부분중에서 중앙부에 해당하는 영역 상에 형성된 상기 유동성 절연막을 일정깊이 제거하되, 제거된 유동성 절연막의 높이가 밀도가 낮은 부분 상에 형성된 유동성 절연막과 실질적으로 동일한 높이를 갖도록 상기 유동성 절연막을 제거하는 단계; 및 화학기계연마를 통해 상기 유동성 절연막을 평탄화 시키는 단계를 포함하여 이루어진다.

Description

유동성 절연막의 평탄화 특성을 개선한 반도체 소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE WITH GOOD PLANARIZATION OF FLOW DIELECTRICS}
본 발명은 유동성 절연막 형성공정시 부분식각을 통해, 패턴밀도가 밀한 부분과 패턴밀도가 소한 부분과의 단차를 감소시켜, 화학기계연마 등과 같은 후속공정시 평탄화 특성을 향상시킨 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 소자 제조공정에서는 HDP(High Density Plsma) CVD(Chemical Vapor Deposition) 법 혹은 BPSG(Boron Phosphorus Silicate Glass)를 이용한 절연막 매립방법이 널리 사용되고 있지만, 트렌치 소자분리막과 층간절연막의 폭이 점차 감소하면서, 이와같은 기존의 절연막 매립방법으로는 미세 패턴 매립시에 한계를 보여왔다.
또한, 상기한 방법이외에도 Spin On Glass(SOG) 법 또는 실란(SiH4) 과수 증착법 등이 반도체 제조공정에서 절연막 매립공정에서 많이 사용되어 왔다.
이러한 방법은 절연막을 액체 상태로 도포하기 때문에 미세 패턴을 공극 없이 매립할 수 있는 장점이 있지만, 패턴의 밀도가 밀한 부분과 패턴의 밀도가 소한 부분에 증착된 절연막의 두께차이가 발생하는 라운딩(rounding) 현상 때문에 화학기계연마(Chemical Mechanical Polishing : CMP)와 같은 후속공정 진행시에 평탄화 특성이 저하되거나 또는 가장자리(boundary)부분이 어택을 받는 등 많은 문제가 있었다.
도1은 종래기술에 따른 유동성 절연막 형성공정에서, 패턴의 밀도가 밀한 부분에 증착된 유동성 절연막과 패턴의 밀도가 소한 부분에 증착된 유동성 절연막과의 두께 차이가 발생한 라운딩 현상을 도시한 도면이다.
도1을 참조하면, 반도체 기판(10) 상의 일정영역에 활성영역과 필드영역을 정의하는 트렌치 소자분리막(11)이 형성되어 있으며 또한, 반도체 기판 상에는 게이트 전극이 형성되어 있다.
게이트 전극은 게이트 폴리실리콘(12), 텅스텐(또는, 텅스텐 실리사이드)(13) 및 하드마스크 질화막(14)이 적층된 구조를 갖고 있으며, 게이트 전극 상에는 질화막 또는 산화막으로 이루어진 스페이서(15)가 형성되어 있다.
그리고, 이러한 게이트 전극을 포함하는 전체 구조상에 유동성 절연막(16)이 형성되어 있는데, 패턴의 밀도가 높은 가운데 영역에서는 유동성의 절연막(16)의 두께가 두꺼우며, 패턴의 밀도가 낮은 가장자리 영역에서는 유동성 절연막(16)의 두께가 얇아서 두 영역간의 단차가 큼을 알 수 있다.
이러한 단차는 후속 화학기계연마와 같은 후속 공정에서도 쉽게 극복되지 않으며, 또한 이러한 단차로 인해 화학기계연마 및 패터닝 공정에서 불량이 일어날 확률이 증가한다.
현재는 소자가 점점 더 미세화 되어가고 있는 추세이므로, 회로의 최소선폭 및 이를 패터닝하기 위한 광원의 파장 역시 점차 감소하고 있는 실정이다. 따라서, 평탄화 특성이 우수한 유동성 절연막을 제조할 수 있다면, 소자의 신뢰성 및 불량감소에 큰 도움을 줄 수 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 유동성 절연막의 평탄화 특성을 향상시킨 반도체 소자 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 패턴밀도가 높은 부분과 패턴밀도가 낮은 부분을 갖는 패턴을 기판 상에 형성하는 단계; 상기 패턴을 포함하는 기판 상에 유동성 절연막을 형성하는 단계; 패턴 밀도가 밀한 부분중에서 중앙부에 해당하는 영역 상에 형성된 상기 유동성 절연막을 일정깊이 제거하되, 제거된 유동성 절연막의 높이가 밀도가 낮은 부분 상에 형성된 유동성 절연막과 실질적으로 동일한 높이를 갖도록 상기 유동성 절연막을 제거하는 단계; 및 화학기계연마를 통해 상기 유동성 절연막을 평탄화 시키는 단계를 포함하여 이루어진다.
본 발명은 유동성 절연막을 형성하는 공정에서, 유동성 절연막의 두께가 두꺼운 영역만을 부분식각하여 단차를 감소시킴으로써, 화학기계연마와 같은 후속공정시 불량을 감소시키며, 나아가 평탄화 특성이 우수한 유동성 절연막을 얻을 수 있는 반도체 소자 제조방법에 관한 것이다.
유동성 절연막을 형성하는 경우에 흔히 발생하는 현상인, 패턴의 밀도가 밀한 부분의 두께가 패턴의 밀도가 소한 부분의 두께보다 두껍게 형성되는 라운딩 현상을 해결하기 위해, 본 발명에서는 패턴의 밀도가 밀한 부분만을 부분식각하였다.
이와같은 부분 식각을 통해 패턴의 밀도가 높은 부분과 밀도가 소한 부분의 단차를 감소시킨 후에, 화학기계연마 등을 수행하게 되면, 평탄화 특성이 매우 우수한 막을 얻을 수 있을 뿐만 아나리 공정 불량도 감소시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 공정도면으로 이를 참조하여 본 발명의 일 실시예를 설명한다.
먼저, 도2a에 도시된 바와같이 트렌치 소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성한다. 즉, 반도체 기판(20) 상에는 활성영역과 필드영역을 정의하는 트렌치 소자분리막(21)이 형성되어 있으며, 기판 상의 일정영역에는 게이트 전극이 형성되어 있다.
게이트 전극은 게이트 폴리실리콘(22). 텅스텐 또는 텅스텐 실리사이드(23), 및 하드마스크 질화막(24)이 적층된 구조를 갖으며, 이러한 게이트 전극 상에는 질화막, 산화막 또는 질화막과 산화막의 혼합막으로 이루어진 적층막(25)이 형성되어 있다.
이와같이 적층막을 형성한 이후에, 균질한 유동성 절연막을 도포하고 또한 유동성 절연막이 박리(lamination)되는 것을 방지하기 위하여 상기, 적층막(25)의 표면을 플라즈마 처리 또는 습식 세정처리 할 수도 있다.
이러한 플라즈마 처리로는 산소 플라즈마, 오존 플라즈마, 또는 산화질소 플라즈마 처리가 사용될 수 있으며, 습식 세정처리로는 황산, 과수, 물을 포함하는 Piranha 세정 또는 암모니아, 과수, 물을 포함하는 SC-1 세정을 사용할 수도 있다.
이후에, 적층막(25)을 포함하는 전체 구조상에 유동성 절연막(26)이 형성되는데, 본 발명의 일 실시예에서는 SOG 법을 이용하여 유동성 절연막을 형성할 수도 있으며, 또는 silane/과수계 증착법을 이용하여 유동성 절연막을 형성할 수도 있다.
SOG 방법을 이용하는 경우에는, perhydropolysilazane ((SiH2NH)n), hydrogen silsesquioxane 또는 methyl silsesquioxane 중 어느 하나를 유동성 절연막으로 도포한다.
silane/과수계 증착법을 이용하는 경우에는, silane 계로 Si(CnH2n+1)xH 1-x 를 사용한다. 이때, n은 1 에서 3의 범위를 갖으며, x는 0 에서 4의 범위를 갖는다.
silane/과수계 증착법을 이용하는 경우에, 과수계로는 xH2O2 - (1-x)H2O를 사용한다. 이때 x는 0.05 에서 0.80의 범위로 한다.
이와같이 증착된 유동성 절연막의 두께는 바람직하게 게이트 하드마스크(24) 위로 500 ∼ 10000Å 으로 한다.
전술한 방법들을 이용하여 유동성 절연막을 형성하면, 패턴의 밀도가 높은 가운데 부분은 유동성 절연막의 두께가 두껍게 형성되며, 패턴의 밀도가 낮은 가장자리 부분은 유동성 절연막의 두께가 상대적으로 얇게 형성된다.
다음으로, 유동성 절연막(26) 상에 포토레지스트(27)를 형성하고, 이를 패터닝하여, 패턴의 밀도가 밀한 부분에 형성된 유동성 절연막을 부분적으로 노출시킨다. 이때 포토레지스트를 패터닝하는데 사용된 광원으로는 I-line, KrF, ArF 가 사용된다.
다음으로 도2b에 도시된 바와같이 패터닝된 포토레지스트(27)를 식각마스크로 하여 노출된 상기 유동성 절연막(26)을 부분식각한다. 이러한 부분식각 결과, 노출된 유동성 절연막이 일정두께 식각되는데, 결과적으로 패턴밀도가 소한 가장자리 부분의 두께와 식각 후의 가운데 부분의 두께가 유사하도록, 부분식각되는 두께를 조절한다.
그리고 유동성 절연막을 부분 식각하는 방법으로, 건식식각 또는 습식식각이 이용될 수 있는데, 습식식각시 사용되는 식각제로는, hydrofluoric acid(HF)를 포함한 buffered hydrofluoric acid(BHF)를 사용할 수 있으며, NH4F 함량은 0 ∼ 50 wt％ 로 한다.
다음으로 도2c에 도시된 바와같이 포토레지스트를 제거한다. 이후에, 도2d에 도시된 바와같이 화학기계연마를 진행하면, 평탄화 특성이 매우 우수한 유동성 절연막을 형성할 수 있다.
이와같이 본 발명에서는 유동성 절연막을 형성한 후, 패턴의 밀도가 밀한 부분 중에서 가운데 부분을 식각하여 가장자리의 두께와 동일하게 만든 후에 후속 CMP 공정을 진행하기 때문에 종래보다 평탄화 특성이 훨씬 우수한 유동성 절연막을 얻을 수 있으며 이느 곧, 패터닝 공정에서 유리하게 작용하게 된다.
특히, 패턴닝 공정에서 사용되는 파장이 점점 작아지고, 회로의 최소선폭이 지속적으로 작아지고 있는 현 추세에 발 맞추어 평탄화 특성이 우수한 유동성 절연막을 형성할 수 있는 장점이 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 적용하면, 미세 패턴에 대한 매립특성이 뛰어난 유동성 절연막을 사용하는 경우에 라운딩 현상을 개선하여 평탄도가 우수한 유동성 절연막을 형성할 수 있어 소자의 집적도 및 신뢰성을 향상시킨 수 있으며, 후속 패터닝 공정에서의 공정마진도 확보할 수 있다.
도1은 종래기술에 따른 유동성 절연막 형성방법에서 라운딩 현상이 발생한 모습을 도시한 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 트렌치 소자분리막
22 : 게이트 폴리실리콘
23 : 텅스텐
24 : 하드마스크
25 : 스페이서
26 : 유동성 절연막
27 : 포토레지스트

Claims (7)

  1. 삭제
  2. 유동성 절연막을 층간절연막으로 사용하는 반도체 소자의 제조방법에 있어서,
    패턴밀도가 높은 부분과 패턴밀도가 낮은 부분을 갖는 패턴을 기판 상에 형성하는 단계;
    상기 패턴을 포함하는 기판 상에 유동성 절연막을 형성하는 단계;
    패턴 밀도가 밀한 부분중에서 중앙부에 해당하는 영역 상에 형성된 상기 유동성 절연막을 일정깊이 제거하되, 제거된 유동성 절연막의 높이가 밀도가 낮은 부분 상에 형성된 유동성 절연막과 실질적으로 동일한 높이를 갖도록 상기 유동성 절연막을 제거하는 단계; 및
    화학기계연마를 통해 상기 유동성 절연막을 평탄화 시키는 단계를 포함하며,
    상기 유동성 절연막을 형성하는 단계는,
    perhydropolysilazane ((SiH2NH)n), hydrogen silsesquioxane 또는 methyl silsesquioxane 중 어느 하나를 SOG 방법으로 형성하는 것
    을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 유동성 절연막을 형성하는 단계는,
    silane/과수계 증착법을 이용하여 형성되며, silane 계 로는 Si(CnH2n+1)xH1-x 를 사용하며, 과수계 로는 xH2O2 - (1-x)H2O를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 silane 계에 적용된 상기 n은 1 에서 3의 범위를 갖으며, 상기 x는 0 에서 4의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 과수계에 적용된 x는 0.05 에서 0.80의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서,
    상기 유동성 절연막을 일정깊이 제거하는 단계는,
    패터닝된 포토레지스트 식각마스크로 하는 건식식각법 또는 습식식각법을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 습식식각법에서 사용되는 습식식각제로는 HF를 포함한 buffered hydrofluoric acid를 사용하며, NH4F 함량은 0 ∼ 50 wt％ 인 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383342A (ja) * 1989-08-28 1991-04-09 Matsushita Electric Ind Co Ltd 平坦化方法
KR19990024830A (ko) * 1997-09-08 1999-04-06 윤종용 반도체 장치의 콘택 플러그 형성 방법
JP2000077523A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置の製造方法
KR20040004927A (ko) * 2002-07-06 2004-01-16 삼성전자주식회사 반도체 장치의 평탄막 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0383342A (ja) * 1989-08-28 1991-04-09 Matsushita Electric Ind Co Ltd 平坦化方法
KR19990024830A (ko) * 1997-09-08 1999-04-06 윤종용 반도체 장치의 콘택 플러그 형성 방법
JP2000077523A (ja) * 1998-09-03 2000-03-14 Mitsubishi Electric Corp 半導体装置の製造方法
KR20040004927A (ko) * 2002-07-06 2004-01-16 삼성전자주식회사 반도체 장치의 평탄막 형성방법

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