JP2000077523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 段差６を有する半導体基板５上にＢＰＳＧ膜
から成る層間絶縁膜９を形成して平坦化する方法におい
て、段差の低い領域６ａのみレジスト膜１０で覆って、
ＢＰＳＧ膜をエッチング量の制御性良く選択的にウェッ
トエッチングして、平坦性の良好な層間絶縁膜９を再現
性良く形成する。 【解決手段】 層間絶縁膜９を第１のＢＰＳＧ膜７と第
２のＢＰＳＧ膜８との２層構造とし、第１のＢＰＳＧ膜
７のＰ濃度に対するＢ濃度が第２のＢＰＳＧ膜８のもの
に比べて高くなるように形成してエッチングの選択比を
持たせ、レジスト膜１０を用いたウェットエッチングに
より、第１のＢＰＳＧ膜７をエッチングストッパとして
第２のＢＰＳＧ膜８をエッチング除去して、段差の低い
領域６ａにのみ第２のＢＰＳＧ膜８を選択的に残存させ
る。
から成る層間絶縁膜９を形成して平坦化する方法におい
て、段差の低い領域６ａのみレジスト膜１０で覆って、
ＢＰＳＧ膜をエッチング量の制御性良く選択的にウェッ
トエッチングして、平坦性の良好な層間絶縁膜９を再現
性良く形成する。 【解決手段】 層間絶縁膜９を第１のＢＰＳＧ膜７と第
２のＢＰＳＧ膜８との２層構造とし、第１のＢＰＳＧ膜
７のＰ濃度に対するＢ濃度が第２のＢＰＳＧ膜８のもの
に比べて高くなるように形成してエッチングの選択比を
持たせ、レジスト膜１０を用いたウェットエッチングに
より、第１のＢＰＳＧ膜７をエッチングストッパとして
第２のＢＰＳＧ膜８をエッチング除去して、段差の低い
領域６ａにのみ第２のＢＰＳＧ膜８を選択的に残存させ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に層間絶縁膜の平坦化に関するもので
ある。
造方法に関し、特に層間絶縁膜の平坦化に関するもので
ある。
【０００２】
【従来の技術】ＬＳＩの信頼性と歩留まりを大きく左右
するのは、段差部分での配線の信頼性である。このた
め、層間絶縁膜の平坦化は、後工程で形成する配線の信
頼性向上のため、非常に重要である。例えば、ＤＲＡＭ
等では、同一半導体基板上にメモリ領域と周辺回路領域
を有し、メモリ領域にはキャパシタが表面に突出して形
成されるため、大きな段差が生じる。従来の層間絶縁膜
の形成方法では、ＢとＰとがドープされたＢＰＳＧ（bo
rophosphosilicate glass)膜を堆積した後、熱処理を施
してＢＰＳＧ膜をリフローさせて平坦化していたが、上
記のような段差を有する場合、段差部分が十分に平坦化
できないものであった。
するのは、段差部分での配線の信頼性である。このた
め、層間絶縁膜の平坦化は、後工程で形成する配線の信
頼性向上のため、非常に重要である。例えば、ＤＲＡＭ
等では、同一半導体基板上にメモリ領域と周辺回路領域
を有し、メモリ領域にはキャパシタが表面に突出して形
成されるため、大きな段差が生じる。従来の層間絶縁膜
の形成方法では、ＢとＰとがドープされたＢＰＳＧ（bo
rophosphosilicate glass)膜を堆積した後、熱処理を施
してＢＰＳＧ膜をリフローさせて平坦化していたが、上
記のような段差を有する場合、段差部分が十分に平坦化
できないものであった。
【０００３】このため、層間絶縁膜の平坦性をさらに向
上させるため、従来から以下のような方法が用いられて
いる。図６は従来の半導体装置の製造方法で、段差を有
する半導体基板上に層間絶縁膜を形成する方法を示す断
面図である。図において、１は半導体基板、２は半導体
基板１上に存在する段差の高い領域（以下、段差と称
す）、２ａは段差の低い領域、３は段差２を有する半導
体基板１上の全面に形成されたＢＰＳＧ膜、４はレジス
ト膜である。
上させるため、従来から以下のような方法が用いられて
いる。図６は従来の半導体装置の製造方法で、段差を有
する半導体基板上に層間絶縁膜を形成する方法を示す断
面図である。図において、１は半導体基板、２は半導体
基板１上に存在する段差の高い領域（以下、段差と称
す）、２ａは段差の低い領域、３は段差２を有する半導
体基板１上の全面に形成されたＢＰＳＧ膜、４はレジス
ト膜である。
【０００４】図６（ａ）に示すように、段差２を有する
半導体基板１上の全面にＢＰＳＧ膜３を堆積した後、熱
処理を施してＢＰＳＧ膜３をリフローさせる。次いでＢ
ＰＳＧ膜３上の全面にレジスト膜４を塗布し、写真製版
により段差の低い領域２ａにのみレジスト膜４を残存さ
せ、段差２部分が開口したレジストパターン４を得る。
次に、図６（ｂ）に示すように、半導体基板１にフッ酸
系溶液によるウェットエッチングを施して、段差２部分
のＢＰＳＧ膜３を所定の量でエッチング除去する。この
後、レジスト膜４を除去した後、ＣＭＰ法により表面を
研磨して平坦化する。これによりＢＰＳＧ膜３から成る
層間絶縁膜が形成される。
半導体基板１上の全面にＢＰＳＧ膜３を堆積した後、熱
処理を施してＢＰＳＧ膜３をリフローさせる。次いでＢ
ＰＳＧ膜３上の全面にレジスト膜４を塗布し、写真製版
により段差の低い領域２ａにのみレジスト膜４を残存さ
せ、段差２部分が開口したレジストパターン４を得る。
次に、図６（ｂ）に示すように、半導体基板１にフッ酸
系溶液によるウェットエッチングを施して、段差２部分
のＢＰＳＧ膜３を所定の量でエッチング除去する。この
後、レジスト膜４を除去した後、ＣＭＰ法により表面を
研磨して平坦化する。これによりＢＰＳＧ膜３から成る
層間絶縁膜が形成される。
【０００５】
【発明が解決しようとする課題】ところで、ＢＰＳＧ膜
３をフッ酸系溶液によるウェットエッチングする際のエ
ッチングレートは、ＢＰＳＧ膜３に含まれるＢの量に反
比例、Ｐの量に比例して変化するものである。またこの
エッチングレートは、フッ酸系溶液の状態にも大きく影
響され、液の劣化の度合い、また液温によっても異な
る。従来の半導体装置の層間絶縁膜は、上述したように
形成されているため、レジストパターン４を用いてＢＰ
ＳＧ膜３をウェットエッチングする際、ＢＰＳＧ膜３の
エッチング量は、処理毎の微小な条件のばらつきによ
り、±１０％程度あるいはそれを越える大きなばらつき
を生じるものであった。このため、層間絶縁膜を信頼性
良く良好に平坦化するのが困難であった。
３をフッ酸系溶液によるウェットエッチングする際のエ
ッチングレートは、ＢＰＳＧ膜３に含まれるＢの量に反
比例、Ｐの量に比例して変化するものである。またこの
エッチングレートは、フッ酸系溶液の状態にも大きく影
響され、液の劣化の度合い、また液温によっても異な
る。従来の半導体装置の層間絶縁膜は、上述したように
形成されているため、レジストパターン４を用いてＢＰ
ＳＧ膜３をウェットエッチングする際、ＢＰＳＧ膜３の
エッチング量は、処理毎の微小な条件のばらつきによ
り、±１０％程度あるいはそれを越える大きなばらつき
を生じるものであった。このため、層間絶縁膜を信頼性
良く良好に平坦化するのが困難であった。
【０００６】この発明は、上記のような問題点を解消す
るために成されたものであって、ＢＰＳＧ膜から成る層
間絶縁膜を信頼性良く良好に平坦化して形成し、半導体
装置の信頼性を向上することを目的とする。
るために成されたものであって、ＢＰＳＧ膜から成る層
間絶縁膜を信頼性良く良好に平坦化して形成し、半導体
装置の信頼性を向上することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係わる請求項
１記載の半導体装置の製造方法は、段差を有する半導体
基板上に第１のＢＰＳＧ膜とその上に第２のＢＰＳＧ膜
とを、上記第１のＢＰＳＧ膜のＰ濃度に対するＢ濃度が
上記第２のＢＰＳＧ膜のものに比べて高くなるように形
成する第１の工程と、次いで上記第１および第２のＢＰ
ＳＧ膜を熱処理によりリフローさせる第２の工程と、次
いでレジストマスクを用いたウェットエッチングによ
り、上記第１のＢＰＳＧ膜をエッチングストッパとして
上記第２のＢＰＳＧ膜をエッチング除去して、上記段差
の低い領域にのみ上記第２のＢＰＳＧ膜を選択的に残存
させる第３の工程とを有するものである。
１記載の半導体装置の製造方法は、段差を有する半導体
基板上に第１のＢＰＳＧ膜とその上に第２のＢＰＳＧ膜
とを、上記第１のＢＰＳＧ膜のＰ濃度に対するＢ濃度が
上記第２のＢＰＳＧ膜のものに比べて高くなるように形
成する第１の工程と、次いで上記第１および第２のＢＰ
ＳＧ膜を熱処理によりリフローさせる第２の工程と、次
いでレジストマスクを用いたウェットエッチングによ
り、上記第１のＢＰＳＧ膜をエッチングストッパとして
上記第２のＢＰＳＧ膜をエッチング除去して、上記段差
の低い領域にのみ上記第２のＢＰＳＧ膜を選択的に残存
させる第３の工程とを有するものである。
【０００８】この発明に係わる請求項２記載の半導体装
置の製造方法は、請求項１における第１の工程におい
て、第１のＢＰＳＧ膜と第２のＢＰＳＧ膜とを同一装置
内で連続的に形成するものである。
置の製造方法は、請求項１における第１の工程におい
て、第１のＢＰＳＧ膜と第２のＢＰＳＧ膜とを同一装置
内で連続的に形成するものである。
【０００９】この発明に係わる請求項３記載の半導体装
置の製造方法は、請求項１または２において、第３の工
程終了後、ＣＭＰ法により表面を所定の量、研磨するも
のである。
置の製造方法は、請求項１または２において、第３の工
程終了後、ＣＭＰ法により表面を所定の量、研磨するも
のである。
【００１０】この発明に係わる請求項４記載の半導体装
置の製造方法は、段差を有する半導体基板上に第１のＢ
ＰＳＧ膜とその上に第２のＢＰＳＧ膜とを、上記第１の
ＢＰＳＧ膜のＰ濃度に対するＢ濃度が上記第２のＢＰＳ
Ｇ膜のものに比べて高くなるように形成し、その上にさ
らに上記第１のＢＰＳＧ膜と同じ組成の第３のＢＰＳＧ
膜を形成する第１の工程と、次いで上記第１、第２およ
び第３のＢＰＳＧ膜を熱処理によりリフローさせる第２
の工程と、次いでレジストマスクを用いたウェットエッ
チングにより、上記第１のＢＰＳＧ膜をエッチングスト
ッパとして上記第３および第２のＢＰＳＧ膜をエッチン
グ除去して、上記段差の低い領域にのみ上記第２および
第３のＢＰＳＧ膜を選択的に残存させる第３の工程と、
次いでＣＭＰ法により表面を所定の量、研磨する第４の
工程とを有するものである。
置の製造方法は、段差を有する半導体基板上に第１のＢ
ＰＳＧ膜とその上に第２のＢＰＳＧ膜とを、上記第１の
ＢＰＳＧ膜のＰ濃度に対するＢ濃度が上記第２のＢＰＳ
Ｇ膜のものに比べて高くなるように形成し、その上にさ
らに上記第１のＢＰＳＧ膜と同じ組成の第３のＢＰＳＧ
膜を形成する第１の工程と、次いで上記第１、第２およ
び第３のＢＰＳＧ膜を熱処理によりリフローさせる第２
の工程と、次いでレジストマスクを用いたウェットエッ
チングにより、上記第１のＢＰＳＧ膜をエッチングスト
ッパとして上記第３および第２のＢＰＳＧ膜をエッチン
グ除去して、上記段差の低い領域にのみ上記第２および
第３のＢＰＳＧ膜を選択的に残存させる第３の工程と、
次いでＣＭＰ法により表面を所定の量、研磨する第４の
工程とを有するものである。
【００１１】この発明に係わる請求項５記載の半導体装
置の製造方法は、請求項４における第１の工程におい
て、第１、第２および第３のＢＰＳＧ膜を同一装置内で
連続的に形成するものである。
置の製造方法は、請求項４における第１の工程におい
て、第１、第２および第３のＢＰＳＧ膜を同一装置内で
連続的に形成するものである。
【００１２】この発明に係わる請求項６記載の半導体装
置の製造方法は、請求項４または５における第４の工程
において、ＣＭＰ法による研磨量は、第２のＢＰＳＧ膜
が露出しない程度のものである。
置の製造方法は、請求項４または５における第４の工程
において、ＣＭＰ法による研磨量は、第２のＢＰＳＧ膜
が露出しない程度のものである。
【００１３】
【発明の実施の形態】実施の形態１．以下、この発明の
一実施の形態を図について説明する。図１〜図４はこの
発明の実施の形態１による半導体装置の製造方法を、例
えばＤＲＡＭに適用したもので、段差を有する半導体基
板上に層間絶縁膜を形成する方法を示す断面図である。
ＤＲＡＭでは、同一半導体基板上にメモリ領域と周辺回
路領域を有し、メモリ領域にはキャパシタが表面に突出
して形成されるため、大きな段差が生じるものである。
図において、５は半導体基板、６は半導体基板５上に存
在する段差の高い領域（以下、段差と称す）、６ａは段
差の低い領域、７は段差６を有する半導体基板５上の全
面に形成された第１のＢＰＳＧ膜、８は第１のＢＰＳＧ
膜７上に形成された第２のＢＰＳＧ膜で、この第２のＢ
ＰＳＧ膜８に比して第１のＢＰＳＧ膜７のＢ濃度（Ｐ濃
度に対する）は高く形成される。また９は第１および第
２のＢＰＳＧ膜７、８から成る層間絶縁膜、１０はレジ
スト膜である。
一実施の形態を図について説明する。図１〜図４はこの
発明の実施の形態１による半導体装置の製造方法を、例
えばＤＲＡＭに適用したもので、段差を有する半導体基
板上に層間絶縁膜を形成する方法を示す断面図である。
ＤＲＡＭでは、同一半導体基板上にメモリ領域と周辺回
路領域を有し、メモリ領域にはキャパシタが表面に突出
して形成されるため、大きな段差が生じるものである。
図において、５は半導体基板、６は半導体基板５上に存
在する段差の高い領域（以下、段差と称す）、６ａは段
差の低い領域、７は段差６を有する半導体基板５上の全
面に形成された第１のＢＰＳＧ膜、８は第１のＢＰＳＧ
膜７上に形成された第２のＢＰＳＧ膜で、この第２のＢ
ＰＳＧ膜８に比して第１のＢＰＳＧ膜７のＢ濃度（Ｐ濃
度に対する）は高く形成される。また９は第１および第
２のＢＰＳＧ膜７、８から成る層間絶縁膜、１０はレジ
スト膜である。
【００１４】図１に示すように、例えば０．７μｍ程度
の段差６が半導体基板５表面に存在するとして、その上
の全面にＣＶＤ法により、第１のＢＰＳＧ膜７と第２の
ＢＰＳＧ膜８とを同一装置内で連続的に堆積する。この
時の成膜条件は、例えば気化ガスとしてＴＭＰＯ、ＴＥ
Ｂ、ＴＥＯＳを用い、約１５０ｓｅｃの処理時間で第１
のＢＰＳＧ膜７を例えば、Ｂ：３．０ｗｔ％（約９ｍｏ
ｌ％）、Ｐ：７．５ｍｏｌ％で約０．４μｍの膜厚で形
成し、続いて上記気化ガスの気化量を変えて調整し、約
２００ｓｅｃの処理時間で第２のＢＰＳＧ膜８を例え
ば、Ｂ：０ｗｔ％、Ｐ：１０ｍｏｌ％で約０．６μｍの
膜厚で形成する。この場合、第２のＢＰＳＧ膜８は、気
化ガスＴＥＢの気化量が０に設定され、Ｂ：０ｗｔ％の
ＰＳＧ膜である。これにより第１のＢＰＳＧ膜７と第２
のＢＰＳＧ膜８とから成る層間絶縁膜９を形成する。
の段差６が半導体基板５表面に存在するとして、その上
の全面にＣＶＤ法により、第１のＢＰＳＧ膜７と第２の
ＢＰＳＧ膜８とを同一装置内で連続的に堆積する。この
時の成膜条件は、例えば気化ガスとしてＴＭＰＯ、ＴＥ
Ｂ、ＴＥＯＳを用い、約１５０ｓｅｃの処理時間で第１
のＢＰＳＧ膜７を例えば、Ｂ：３．０ｗｔ％（約９ｍｏ
ｌ％）、Ｐ：７．５ｍｏｌ％で約０．４μｍの膜厚で形
成し、続いて上記気化ガスの気化量を変えて調整し、約
２００ｓｅｃの処理時間で第２のＢＰＳＧ膜８を例え
ば、Ｂ：０ｗｔ％、Ｐ：１０ｍｏｌ％で約０．６μｍの
膜厚で形成する。この場合、第２のＢＰＳＧ膜８は、気
化ガスＴＥＢの気化量が０に設定され、Ｂ：０ｗｔ％の
ＰＳＧ膜である。これにより第１のＢＰＳＧ膜７と第２
のＢＰＳＧ膜８とから成る層間絶縁膜９を形成する。
【００１５】次いで図２に示すように、半導体基板５に
例えば約８５０℃のシンタ（熱処理）を約２０ｍｉｎ施
して層間絶縁膜９をリフローさせる。この時、層間絶縁
膜９表面は、段差６部分から段差の低い領域６ａに第２
のＢＰＳＧ膜８が流動して、段差の低い領域６ａで第２
のＢＰＳＧ膜８の膜厚が約０．７μｍと厚くなる。
例えば約８５０℃のシンタ（熱処理）を約２０ｍｉｎ施
して層間絶縁膜９をリフローさせる。この時、層間絶縁
膜９表面は、段差６部分から段差の低い領域６ａに第２
のＢＰＳＧ膜８が流動して、段差の低い領域６ａで第２
のＢＰＳＧ膜８の膜厚が約０．７μｍと厚くなる。
【００１６】次いで図３に示すように、層間絶縁膜９上
の全面にレジスト膜１０を塗布し、写真製版により段差
の低い領域６ａにのみレジスト膜１０を残存させ、段差
６部分が開口したレジストパターン１０を得る（図３
（ａ））。このレジストパターン１０をマスクとして半
導体基板５に、例えば、ＮＨ4Ｆ：ＨＦ＝１５：１（体
積比）のバッファードフッ酸によるウェットエッチング
を、例えば処理時間７２０ｓｅｃ施して、段差６部分の
第２のＢＰＳＧ膜８をエッチング除去する。この時、上
記バッファードフッ酸による第２のＢＰＳＧ膜８のエッ
チング選択比は、下地の第１のＢＰＳＧ膜７に対して３
〜４となるため、第１のＢＰＳＧ膜７がエッチングスト
ッパとなり、段差６部分の第２のＢＰＳＧ膜８をエッチ
ング除去して第１のＢＰＳＧ膜７のみを残存させる（図
３（ｂ））。この後、レジスト膜１０を除去する（図３
（ｃ））。
の全面にレジスト膜１０を塗布し、写真製版により段差
の低い領域６ａにのみレジスト膜１０を残存させ、段差
６部分が開口したレジストパターン１０を得る（図３
（ａ））。このレジストパターン１０をマスクとして半
導体基板５に、例えば、ＮＨ4Ｆ：ＨＦ＝１５：１（体
積比）のバッファードフッ酸によるウェットエッチング
を、例えば処理時間７２０ｓｅｃ施して、段差６部分の
第２のＢＰＳＧ膜８をエッチング除去する。この時、上
記バッファードフッ酸による第２のＢＰＳＧ膜８のエッ
チング選択比は、下地の第１のＢＰＳＧ膜７に対して３
〜４となるため、第１のＢＰＳＧ膜７がエッチングスト
ッパとなり、段差６部分の第２のＢＰＳＧ膜８をエッチ
ング除去して第１のＢＰＳＧ膜７のみを残存させる（図
３（ｂ））。この後、レジスト膜１０を除去する（図３
（ｃ））。
【００１７】次いで図４に示すように、ＣＭＰ法により
表面を所定の量、研磨して平坦化する。これにより段差
６部分に第１のＢＰＳＧ膜７が、段差の低い領域６ａに
第１および第２のＢＰＳＧ膜７、８が形成されて、平坦
性の良い層間絶縁膜９が形成される。
表面を所定の量、研磨して平坦化する。これにより段差
６部分に第１のＢＰＳＧ膜７が、段差の低い領域６ａに
第１および第２のＢＰＳＧ膜７、８が形成されて、平坦
性の良い層間絶縁膜９が形成される。
【００１８】この実施の形態では、段差６を有する半導
体基板５上に形成する層間絶縁膜９を第１および第２の
ＢＰＳＧ膜７、８の２層構造にし、第２のＢＰＳＧ膜８
に比して第１のＢＰＳＧ膜７のＢ濃度（Ｐ濃度に対す
る）を高くすることにより、エッチング選択比を持たせ
る。この後、段差の低い領域６ａのみレジスト膜１０で
覆い、第１のＢＰＳＧ膜７をエッチングストッパとして
ウェットエッチングを施すことにより、制御性良く段差
６部分の第２のＢＰＳＧ膜８が除去でき、第１のＢＰＳ
Ｇ膜７のみが残存する。処理毎のエッチング量のばらつ
きは、従来のものの１／２以下にすることができる。段
差の低い領域６ａには、第１および第２のＢＰＳＧ膜
７、８の２層が残存するため、この時第２のＢＰＳＧ膜
８の膜厚が半導体基板５の段差６高さと同程度になるよ
うに、第２のＢＰＳＧ膜８の成膜時の膜厚を設定するこ
とにより、良好な平坦性を有する層間絶縁膜９が再現性
良く形成できる。また、第１のＢＰＳＧ膜７と第２のＢ
ＰＳＧ膜８とは同一装置内で、気化ガスの気化量を調節
するのみで連続的に形成するため、容易で簡便に形成で
きる。さらに、この後ＣＭＰ法により表面を所定の量、
研磨することにより、平坦性を一層向上できる。
体基板５上に形成する層間絶縁膜９を第１および第２の
ＢＰＳＧ膜７、８の２層構造にし、第２のＢＰＳＧ膜８
に比して第１のＢＰＳＧ膜７のＢ濃度（Ｐ濃度に対す
る）を高くすることにより、エッチング選択比を持たせ
る。この後、段差の低い領域６ａのみレジスト膜１０で
覆い、第１のＢＰＳＧ膜７をエッチングストッパとして
ウェットエッチングを施すことにより、制御性良く段差
６部分の第２のＢＰＳＧ膜８が除去でき、第１のＢＰＳ
Ｇ膜７のみが残存する。処理毎のエッチング量のばらつ
きは、従来のものの１／２以下にすることができる。段
差の低い領域６ａには、第１および第２のＢＰＳＧ膜
７、８の２層が残存するため、この時第２のＢＰＳＧ膜
８の膜厚が半導体基板５の段差６高さと同程度になるよ
うに、第２のＢＰＳＧ膜８の成膜時の膜厚を設定するこ
とにより、良好な平坦性を有する層間絶縁膜９が再現性
良く形成できる。また、第１のＢＰＳＧ膜７と第２のＢ
ＰＳＧ膜８とは同一装置内で、気化ガスの気化量を調節
するのみで連続的に形成するため、容易で簡便に形成で
きる。さらに、この後ＣＭＰ法により表面を所定の量、
研磨することにより、平坦性を一層向上できる。
【００１９】なお、この実施の形態では、第２のＢＰＳ
Ｇ膜８は、気化ガスＴＥＢの気化量が０に設定されたＰ
ＳＧ膜であったが、第１のＢＰＳＧ膜７のＢ濃度（Ｐ濃
度に対する）より低い濃度のＢを含み、エッチング選択
比を有する膜であれば良い。
Ｇ膜８は、気化ガスＴＥＢの気化量が０に設定されたＰ
ＳＧ膜であったが、第１のＢＰＳＧ膜７のＢ濃度（Ｐ濃
度に対する）より低い濃度のＢを含み、エッチング選択
比を有する膜であれば良い。
【００２０】また、第１のＢＰＳＧ膜７と第２のＢＰＳ
Ｇ膜８とは２回に分けて成膜しても良く、その間にシン
タ処理を施しても良い。
Ｇ膜８とは２回に分けて成膜しても良く、その間にシン
タ処理を施しても良い。
【００２１】実施の形態２．次に、この発明の実施の形
態２による半導体装置の製造方法を図５に基づいて説明
する。上記実施の形態１における第１のＢＰＳＧ膜７と
第２のＢＰＳＧ膜８との成膜工程（図１参照）で、第１
のＢＰＳＧ膜７を約０．４μｍ、第２のＢＰＳＧ膜８を
約０．５μｍの膜厚で堆積し、その上にさらに第１のＢ
ＰＳＧ膜７と同じ組成の第３のＢＰＳＧ膜１１を約０．
１μｍの膜厚で堆積する（図５（ａ））。この後、上記
実施の形態１と同様に、熱処理によるリフローの後、段
差の低い領域６ａのみレジスト膜１０で覆い、第１のＢ
ＰＳＧ膜７をエッチングストッパとして第３のＢＰＳＧ
膜１１および第２のＢＰＳＧ膜８をウェットエッチング
により除去する。この時、エッチングストッパに用いる
第１のＢＰＳＧ膜７と同じ組成で形成された第３のＢＰ
ＳＧ膜１１を最初にエッチング除去するが、エッチング
速度が遅いものではあるが約０．１μｍの比較的薄い膜
であるため、特に問題は無い。その後、レジスト膜１０
を除去する（図５（ｂ））。次いで、ＣＭＰ法により表
面を約０．１μｍの厚さで研磨して平坦化することによ
り、平坦性の良い層間絶縁膜９が形成される。
態２による半導体装置の製造方法を図５に基づいて説明
する。上記実施の形態１における第１のＢＰＳＧ膜７と
第２のＢＰＳＧ膜８との成膜工程（図１参照）で、第１
のＢＰＳＧ膜７を約０．４μｍ、第２のＢＰＳＧ膜８を
約０．５μｍの膜厚で堆積し、その上にさらに第１のＢ
ＰＳＧ膜７と同じ組成の第３のＢＰＳＧ膜１１を約０．
１μｍの膜厚で堆積する（図５（ａ））。この後、上記
実施の形態１と同様に、熱処理によるリフローの後、段
差の低い領域６ａのみレジスト膜１０で覆い、第１のＢ
ＰＳＧ膜７をエッチングストッパとして第３のＢＰＳＧ
膜１１および第２のＢＰＳＧ膜８をウェットエッチング
により除去する。この時、エッチングストッパに用いる
第１のＢＰＳＧ膜７と同じ組成で形成された第３のＢＰ
ＳＧ膜１１を最初にエッチング除去するが、エッチング
速度が遅いものではあるが約０．１μｍの比較的薄い膜
であるため、特に問題は無い。その後、レジスト膜１０
を除去する（図５（ｂ））。次いで、ＣＭＰ法により表
面を約０．１μｍの厚さで研磨して平坦化することによ
り、平坦性の良い層間絶縁膜９が形成される。
【００２２】この実施の形態では、上記実施の形態１に
よる２層構造の層間絶縁膜９の上にさらに第１のＢＰＳ
Ｇ膜７と同じ組成の第３のＢＰＳＧ膜１１を形成する。
このため、段差の低い領域６ａのみレジスト膜１０で覆
い、第１のＢＰＳＧ膜７をエッチングストッパとしてウ
ェットエッチングを施した後のＣＭＰ法による研磨の
際、図５（ｂ）に示すように、層間絶縁膜９表面は段差
６部分が第１のＢＰＳＧ膜７で、段差の低い領域６ａが
第３のＢＰＳＧ膜１１で構成され、双方とも同じ組成の
膜となる。ＣＭＰによる研磨速度もウエットエッチング
のエッチング速度と同様の傾向があり、Ｂ濃度（Ｐ濃度
に対する）が低いと研磨速度が速くなるものであるが、
研磨する膜の組成を同一とすることで研磨速度が面内均
一となり、これにより層間絶縁膜９の平坦性がさらに向
上する。
よる２層構造の層間絶縁膜９の上にさらに第１のＢＰＳ
Ｇ膜７と同じ組成の第３のＢＰＳＧ膜１１を形成する。
このため、段差の低い領域６ａのみレジスト膜１０で覆
い、第１のＢＰＳＧ膜７をエッチングストッパとしてウ
ェットエッチングを施した後のＣＭＰ法による研磨の
際、図５（ｂ）に示すように、層間絶縁膜９表面は段差
６部分が第１のＢＰＳＧ膜７で、段差の低い領域６ａが
第３のＢＰＳＧ膜１１で構成され、双方とも同じ組成の
膜となる。ＣＭＰによる研磨速度もウエットエッチング
のエッチング速度と同様の傾向があり、Ｂ濃度（Ｐ濃度
に対する）が低いと研磨速度が速くなるものであるが、
研磨する膜の組成を同一とすることで研磨速度が面内均
一となり、これにより層間絶縁膜９の平坦性がさらに向
上する。
【００２３】なお、ＣＭＰ法による研磨量は、第３のＢ
ＰＳＧ膜１１の膜厚を越えない程度、即ち、研磨速度の
速い第２のＢＰＳＧ膜８が露出しない程度に設定する。
また、上記実施の形態１と同様に、第１、第２および第
３のＢＰＳＧ膜を同一装置内で気化ガスの気化量を調節
するのみで連続的に形成すると、容易で簡便に層間絶縁
膜９が形成できる。
ＰＳＧ膜１１の膜厚を越えない程度、即ち、研磨速度の
速い第２のＢＰＳＧ膜８が露出しない程度に設定する。
また、上記実施の形態１と同様に、第１、第２および第
３のＢＰＳＧ膜を同一装置内で気化ガスの気化量を調節
するのみで連続的に形成すると、容易で簡便に層間絶縁
膜９が形成できる。
【００２４】
【発明の効果】以上のように、この発明に係わる請求項
１記載の半導体装置の製造方法は、段差を有する半導体
基板上に第１のＢＰＳＧ膜とその上に第２のＢＰＳＧ膜
とを、上記第１のＢＰＳＧ膜のＰ濃度に対するＢ濃度が
上記第２のＢＰＳＧ膜のものに比べて高くなるように形
成する第１の工程と、次いで上記第１および第２のＢＰ
ＳＧ膜を熱処理によりリフローさせる第２の工程と、次
いでレジストマスクを用いたウェットエッチングによ
り、上記第１のＢＰＳＧ膜をエッチングストッパとして
上記第２のＢＰＳＧ膜をエッチング除去して、上記段差
の低い領域にのみ上記第２のＢＰＳＧ膜を選択的に残存
させる第３の工程とを有するため、第３の工程における
ウェットエッチングのエッチング量の制御性が向上し、
良好な平坦性を有する層間絶縁膜（ＢＰＳＧ膜）が再現
性良く形成できる。
１記載の半導体装置の製造方法は、段差を有する半導体
基板上に第１のＢＰＳＧ膜とその上に第２のＢＰＳＧ膜
とを、上記第１のＢＰＳＧ膜のＰ濃度に対するＢ濃度が
上記第２のＢＰＳＧ膜のものに比べて高くなるように形
成する第１の工程と、次いで上記第１および第２のＢＰ
ＳＧ膜を熱処理によりリフローさせる第２の工程と、次
いでレジストマスクを用いたウェットエッチングによ
り、上記第１のＢＰＳＧ膜をエッチングストッパとして
上記第２のＢＰＳＧ膜をエッチング除去して、上記段差
の低い領域にのみ上記第２のＢＰＳＧ膜を選択的に残存
させる第３の工程とを有するため、第３の工程における
ウェットエッチングのエッチング量の制御性が向上し、
良好な平坦性を有する層間絶縁膜（ＢＰＳＧ膜）が再現
性良く形成できる。
【００２５】またこの発明に係わる請求項２記載の半導
体装置の製造方法は、請求項１における第１の工程にお
いて、第１のＢＰＳＧ膜と第２のＢＰＳＧ膜とを同一装
置内で連続的に形成するため、上記請求項１による効果
を有する層間絶縁膜の形成が容易で簡便となる。
体装置の製造方法は、請求項１における第１の工程にお
いて、第１のＢＰＳＧ膜と第２のＢＰＳＧ膜とを同一装
置内で連続的に形成するため、上記請求項１による効果
を有する層間絶縁膜の形成が容易で簡便となる。
【００２６】またこの発明に係わる請求項３記載の半導
体装置の製造方法は、請求項１または２において、第３
の工程終了後、ＣＭＰ法により表面を所定の量、研磨す
るため、層間絶縁膜の平坦性がさらに向上する。
体装置の製造方法は、請求項１または２において、第３
の工程終了後、ＣＭＰ法により表面を所定の量、研磨す
るため、層間絶縁膜の平坦性がさらに向上する。
【００２７】またこの発明に係わる請求項４記載の半導
体装置の製造方法は、段差を有する半導体基板上に第１
のＢＰＳＧ膜とその上に第２のＢＰＳＧ膜とを、上記第
１のＢＰＳＧ膜のＰ濃度に対するＢ濃度が上記第２のＢ
ＰＳＧ膜のものに比べて高くなるように形成し、その上
にさらに上記第１のＢＰＳＧ膜と同じ組成の第３のＢＰ
ＳＧ膜を形成する第１の工程と、次いで上記第１、第２
および第３のＢＰＳＧ膜を熱処理によりリフローさせる
第２の工程と、次いでレジストマスクを用いたウェット
エッチングにより、上記第１のＢＰＳＧ膜をエッチング
ストッパとして上記第３および第２のＢＰＳＧ膜をエッ
チング除去して、上記段差の低い領域にのみ上記第２お
よび第３のＢＰＳＧ膜を選択的に残存させる第３の工程
と、次いでＣＭＰ法により表面を所定の量、研磨する第
４の工程とを有するため、第３の工程におけるウェット
エッチングのエッチング量の制御性が向上し、第４の工
程における研磨量の均一性が向上して、平坦性の向上し
た層間絶縁膜が再現性良く形成できる。
体装置の製造方法は、段差を有する半導体基板上に第１
のＢＰＳＧ膜とその上に第２のＢＰＳＧ膜とを、上記第
１のＢＰＳＧ膜のＰ濃度に対するＢ濃度が上記第２のＢ
ＰＳＧ膜のものに比べて高くなるように形成し、その上
にさらに上記第１のＢＰＳＧ膜と同じ組成の第３のＢＰ
ＳＧ膜を形成する第１の工程と、次いで上記第１、第２
および第３のＢＰＳＧ膜を熱処理によりリフローさせる
第２の工程と、次いでレジストマスクを用いたウェット
エッチングにより、上記第１のＢＰＳＧ膜をエッチング
ストッパとして上記第３および第２のＢＰＳＧ膜をエッ
チング除去して、上記段差の低い領域にのみ上記第２お
よび第３のＢＰＳＧ膜を選択的に残存させる第３の工程
と、次いでＣＭＰ法により表面を所定の量、研磨する第
４の工程とを有するため、第３の工程におけるウェット
エッチングのエッチング量の制御性が向上し、第４の工
程における研磨量の均一性が向上して、平坦性の向上し
た層間絶縁膜が再現性良く形成できる。
【００２８】またこの発明に係わる請求項５記載の半導
体装置の製造方法は、請求項４における第１の工程にお
いて、第１、第２および第３のＢＰＳＧ膜を同一装置内
で連続的に形成するため、請求項４による効果を有する
層間絶縁膜の形成が容易で簡便となる。
体装置の製造方法は、請求項４における第１の工程にお
いて、第１、第２および第３のＢＰＳＧ膜を同一装置内
で連続的に形成するため、請求項４による効果を有する
層間絶縁膜の形成が容易で簡便となる。
【００２９】またこの発明に係わる請求項６記載の半導
体装置の製造方法は、請求項４または５における第４の
工程において、ＣＭＰ法による研磨量は、第２のＢＰＳ
Ｇ膜が露出しない程度のものであるため、研磨量の均一
性向上の効果が確実に得られ、層間絶縁膜の平坦性が向
上する。
体装置の製造方法は、請求項４または５における第４の
工程において、ＣＭＰ法による研磨量は、第２のＢＰＳ
Ｇ膜が露出しない程度のものであるため、研磨量の均一
性向上の効果が確実に得られ、層間絶縁膜の平坦性が向
上する。
【図１】 この発明の実施の形態１による半導体装置の
製造方法の第１の工程を示す断面図である。
製造方法の第１の工程を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法の第２の工程を示す断面図である。
製造方法の第２の工程を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法の第３の工程を示す断面図である。
製造方法の第３の工程を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の
製造方法の第４の工程を示す断面図である。
製造方法の第４の工程を示す断面図である。
【図５】 この発明の実施の形態２による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
５ 半導体基板、６ 段差、６ａ 段差の低い領域、７
第１のＢＰＳＧ膜、８ 第２のＢＰＳＧ膜、１０ レ
ジスト膜、１１ 第３のＢＰＳＧ膜。
第１のＢＰＳＧ膜、８ 第２のＢＰＳＧ膜、１０ レ
ジスト膜、１１ 第３のＢＰＳＧ膜。
Claims (6)
- 【請求項１】 段差を有する半導体基板上に第１のＢＰ
ＳＧ膜とその上に第２のＢＰＳＧ膜とを、上記第１のＢ
ＰＳＧ膜のＰ濃度に対するＢ濃度が上記第２のＢＰＳＧ
膜のものに比べて高くなるように形成する第１の工程
と、次いで上記第１および第２のＢＰＳＧ膜を熱処理に
よりリフローさせる第２の工程と、次いでレジストマス
クを用いたウェットエッチングにより、上記第１のＢＰ
ＳＧ膜をエッチングストッパとして上記第２のＢＰＳＧ
膜をエッチング除去して、上記段差の低い領域にのみ上
記第２のＢＰＳＧ膜を選択的に残存させる第３の工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 第１の工程において、第１のＢＰＳＧ膜
と第２のＢＰＳＧ膜とを同一装置内で連続的に形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 第３の工程終了後、ＣＭＰ法により表面
を所定の量、研磨することを特徴とする請求項１または
２記載の半導体装置の製造方法。 - 【請求項４】 段差を有する半導体基板上に第１のＢＰ
ＳＧ膜とその上に第２のＢＰＳＧ膜とを、上記第１のＢ
ＰＳＧ膜のＰ濃度に対するＢ濃度が上記第２のＢＰＳＧ
膜のものに比べて高くなるように形成し、その上にさら
に上記第１のＢＰＳＧ膜と同じ組成の第３のＢＰＳＧ膜
を形成する第１の工程と、次いで上記第１、第２および
第３のＢＰＳＧ膜を熱処理によりリフローさせる第２の
工程と、次いでレジストマスクを用いたウェットエッチ
ングにより、上記第１のＢＰＳＧ膜をエッチングストッ
パとして上記第３および第２のＢＰＳＧ膜をエッチング
除去して、上記段差の低い領域にのみ上記第２および第
３のＢＰＳＧ膜を選択的に残存させる第３の工程と、次
いでＣＭＰ法により表面を所定の量、研磨する第４の工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項５】 第１の工程において、第１、第２および
第３のＢＰＳＧ膜を同一装置内で連続的に形成すること
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 第４の工程において、ＣＭＰ法による研
磨量は、第２のＢＰＳＧ膜が露出しない程度のものであ
ることを特徴とする請求項４または５記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10249633A JP2000077523A (ja) | 1998-09-03 | 1998-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10249633A JP2000077523A (ja) | 1998-09-03 | 1998-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077523A true JP2000077523A (ja) | 2000-03-14 |
Family
ID=17195935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10249633A Pending JP2000077523A (ja) | 1998-09-03 | 1998-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513798B1 (ko) * | 2003-06-30 | 2005-09-13 | 주식회사 하이닉스반도체 | 유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법 |
-
1998
- 1998-09-03 JP JP10249633A patent/JP2000077523A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513798B1 (ko) * | 2003-06-30 | 2005-09-13 | 주식회사 하이닉스반도체 | 유동성 절연막의 평탄화 특성을 개선한 반도체 소자의제조방법 |
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