JPH06181209A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06181209A JPH06181209A JP4353704A JP35370492A JPH06181209A JP H06181209 A JPH06181209 A JP H06181209A JP 4353704 A JP4353704 A JP 4353704A JP 35370492 A JP35370492 A JP 35370492A JP H06181209 A JPH06181209 A JP H06181209A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
(57)【要約】
【目的】 化学機械研磨法を用いて層間絶縁膜の平坦化
を得る多層配線構造の製造方法において、形成される配
線構造における配線間容量の増大を抑え、かつ配線にお
けるストレスマイグレーションを抑制して信頼性を改善
する。 【構成】 半導体基板１１上の絶縁膜１２上に配線金属
膜１３を形成し、全面に化学機械研磨法の研磨レートが
小さい第１の絶縁膜（プラズマシリコン窒化膜：Ｐ−Ｓ
ｉＮ膜）１４を形成し、これら第１の絶縁膜１４と配線
金属膜１３を同時にパターン形成して下側配線１３Ａを
形成する。更に、全面に前記第１の絶縁膜よりも研磨レ
ートが大きい第２の絶縁膜１５を形成した後、第１の絶
縁膜１４をストッパとして全面を化学機械研磨して表面
を平坦化し、その上に第３の絶縁膜１６を形成して平坦
化された層間絶縁膜を形成する工程を含む。
を得る多層配線構造の製造方法において、形成される配
線構造における配線間容量の増大を抑え、かつ配線にお
けるストレスマイグレーションを抑制して信頼性を改善
する。 【構成】 半導体基板１１上の絶縁膜１２上に配線金属
膜１３を形成し、全面に化学機械研磨法の研磨レートが
小さい第１の絶縁膜（プラズマシリコン窒化膜：Ｐ−Ｓ
ｉＮ膜）１４を形成し、これら第１の絶縁膜１４と配線
金属膜１３を同時にパターン形成して下側配線１３Ａを
形成する。更に、全面に前記第１の絶縁膜よりも研磨レ
ートが大きい第２の絶縁膜１５を形成した後、第１の絶
縁膜１４をストッパとして全面を化学機械研磨して表面
を平坦化し、その上に第３の絶縁膜１６を形成して平坦
化された層間絶縁膜を形成する工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線構造の層間絶縁膜の平坦化を図った
半導体装置の製造方法に関する。
関し、特に多層配線構造の層間絶縁膜の平坦化を図った
半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の配線が微細化、多層化する
につれ、配線層間に設けられる層間絶縁膜の完全平坦化
が求められるようになっている。これを実現する一つの
方法として、化学剤を用いた機械的な研磨法である化学
機械研磨法（以下、ＣＭＰ法と称する）で層間絶縁膜の
表面を研磨する方法が提案されている。例えば、図３は
その一例であり、図３（ａ）のように、半導体基板３１
の表面の絶縁膜３２上に下層配線としてのアルミニウム
配線３３を所要パターンに形成した後、層間絶縁膜とし
てプラズマシリコン酸化膜（以下、Ｐ−ＳｉＯ膜と称す
る）３４を形成する。そして、このＰ−ＳｉＯ膜３４に
対してＣＭＰ法の研磨を施し、図３（ｂ）のようにＰ−
ＳｉＯ膜３４の表面を平坦化する。その後、図示は省略
するが、上層のアルミニウム配線を形成し、多層配線構
造を得ている。
につれ、配線層間に設けられる層間絶縁膜の完全平坦化
が求められるようになっている。これを実現する一つの
方法として、化学剤を用いた機械的な研磨法である化学
機械研磨法（以下、ＣＭＰ法と称する）で層間絶縁膜の
表面を研磨する方法が提案されている。例えば、図３は
その一例であり、図３（ａ）のように、半導体基板３１
の表面の絶縁膜３２上に下層配線としてのアルミニウム
配線３３を所要パターンに形成した後、層間絶縁膜とし
てプラズマシリコン酸化膜（以下、Ｐ−ＳｉＯ膜と称す
る）３４を形成する。そして、このＰ−ＳｉＯ膜３４に
対してＣＭＰ法の研磨を施し、図３（ｂ）のようにＰ−
ＳｉＯ膜３４の表面を平坦化する。その後、図示は省略
するが、上層のアルミニウム配線を形成し、多層配線構
造を得ている。
【０００３】このＣＭＰ法を用いた平坦化技術では、Ｐ
−ＳｉＯ膜３４を所定の厚さになった時点で研磨を停止
させる必要があるが、その停止タイミングを把握するこ
とが困難であり、研磨量が多すぎると、図３（ｃ）のよ
うに下層のアルミニウム配線３３が研磨され、配線膜厚
が低減されてしまうことがある。逆に研磨量が少ない
と、図３（ｄ）のようにＰ−ＳｉＯ膜３４が厚く残り過
ぎ、その表面凹凸を解消するまでに至らずに平坦化が不
十分なものとなる。従来では、研磨レートから換算した
時間により研磨量を決定しているが、この研磨レート自
体が変動された場合には、適切な研磨を行うことが困難
になる。
−ＳｉＯ膜３４を所定の厚さになった時点で研磨を停止
させる必要があるが、その停止タイミングを把握するこ
とが困難であり、研磨量が多すぎると、図３（ｃ）のよ
うに下層のアルミニウム配線３３が研磨され、配線膜厚
が低減されてしまうことがある。逆に研磨量が少ない
と、図３（ｄ）のようにＰ−ＳｉＯ膜３４が厚く残り過
ぎ、その表面凹凸を解消するまでに至らずに平坦化が不
十分なものとなる。従来では、研磨レートから換算した
時間により研磨量を決定しているが、この研磨レート自
体が変動された場合には、適切な研磨を行うことが困難
になる。
【０００４】そこで、このような問題を解消するため
に、研磨レートの小さい絶縁膜を利用した平坦化技術が
提案されている。即ち、図４（ａ）のように、半導体基
板３１の表面の絶縁膜４２上に下層配線としてのアルミ
ニウム配線４３を所要パターンに形成した後、全面に研
磨レートの小さい絶縁膜として、プラズマＣＶＤ法によ
りプラズマシリコン窒化膜（以下、Ｐ−ＳｉＮ膜と称す
る）４４を約０.3μｍの厚さに被着する。更に、その上
にプラズマＣＶＤ法によりＰ−ＳｉＯ膜４５を約１.5μ
ｍの厚さに被着する。しかる上で、図４（ｂ）のよう
に、ＣＭＰ法により全面を研磨する。このとき、Ｐ−Ｓ
ｉＮの研磨レートはＰ−ＳｉＯの約１／５であるので、
研磨が進行されて配線段差部のＰ−ＳｉＮ膜４４が露呈
される時点に至ると、全体の研磨レートが小さくなる。
このため、研磨時間に多少の誤差が生じ、研磨時間が長
くなってもアルミニウム配線４３が露呈されて研磨され
ることが回避できる。
に、研磨レートの小さい絶縁膜を利用した平坦化技術が
提案されている。即ち、図４（ａ）のように、半導体基
板３１の表面の絶縁膜４２上に下層配線としてのアルミ
ニウム配線４３を所要パターンに形成した後、全面に研
磨レートの小さい絶縁膜として、プラズマＣＶＤ法によ
りプラズマシリコン窒化膜（以下、Ｐ−ＳｉＮ膜と称す
る）４４を約０.3μｍの厚さに被着する。更に、その上
にプラズマＣＶＤ法によりＰ−ＳｉＯ膜４５を約１.5μ
ｍの厚さに被着する。しかる上で、図４（ｂ）のよう
に、ＣＭＰ法により全面を研磨する。このとき、Ｐ−Ｓ
ｉＮの研磨レートはＰ−ＳｉＯの約１／５であるので、
研磨が進行されて配線段差部のＰ−ＳｉＮ膜４４が露呈
される時点に至ると、全体の研磨レートが小さくなる。
このため、研磨時間に多少の誤差が生じ、研磨時間が長
くなってもアルミニウム配線４３が露呈されて研磨され
ることが回避できる。
【０００５】このようにして表面を平坦化した後、図４
（ｃ）のように、全面にＰ−ＳｉＯ膜４６を約０.8膜被
着して層間絶縁膜を完成し、更に図４（ｄ）のように、
この層間絶縁膜にスルーホールを開孔した上で上層のア
ルミニウム配線４７を形成することにより多層配線構造
が完成される。この平坦化技術では、Ｐ−ＳｉＮ膜をＣ
ＭＰ法でＰ−ＳｉＯ膜を研磨する際のストッパとして利
用しているが、このようにストッパとしてＰ−ＳｉＮ膜
を利用する方法は、例えば特開昭６２−２１６３４４号
公報や特開昭６３−２０７１５３号公報等に既に示され
ている。但し、これらの公報に記載されているものは金
属を研磨する際のストッパとしてＰ−ＳｉＮ膜を用いた
例である。
（ｃ）のように、全面にＰ−ＳｉＯ膜４６を約０.8膜被
着して層間絶縁膜を完成し、更に図４（ｄ）のように、
この層間絶縁膜にスルーホールを開孔した上で上層のア
ルミニウム配線４７を形成することにより多層配線構造
が完成される。この平坦化技術では、Ｐ−ＳｉＮ膜をＣ
ＭＰ法でＰ−ＳｉＯ膜を研磨する際のストッパとして利
用しているが、このようにストッパとしてＰ−ＳｉＮ膜
を利用する方法は、例えば特開昭６２−２１６３４４号
公報や特開昭６３−２０７１５３号公報等に既に示され
ている。但し、これらの公報に記載されているものは金
属を研磨する際のストッパとしてＰ−ＳｉＮ膜を用いた
例である。
【０００６】
【発明が解決しようとする課題】このように、従来では
Ｐ−ＳｉＮ膜をＣＭＰ法のストッパに利用することで層
間絶縁膜の平坦化を行っているが、Ｐ−ＳｉＮ膜をアル
ミニウム配線を含む全面に形成しているために、多層配
線構造が完成された後にはこのＰ−ＳｉＮ膜が配線相互
間に残されることになる。このＰ−ＳｉＮ膜は比誘電率
が約８と大きいため、完成された配線構造における配線
間容量が大きくなり、半導体装置の動作速度が低くなる
という特性劣化が生じるおそれがある。また、Ｐ−Ｓｉ
Ｎは膜中応力が大きいため、後工程中の熱処理や、長期
信頼性試験等によりアルミニウム配線に応力が加えら
れ、アルミニウム配線中にボイドが発生したり、断線し
たりするという所謂ストレスマイグレーションが発生し
易いという問題もある。本発明の目的は、配線間容量の
増大を抑えると共に、配線におけるストレスマイグレー
ションを抑制して層間絶縁膜の平坦化を図り、信頼性の
高い多層配線構造を有する半導体装置の製造方法を提供
することにある。
Ｐ−ＳｉＮ膜をＣＭＰ法のストッパに利用することで層
間絶縁膜の平坦化を行っているが、Ｐ−ＳｉＮ膜をアル
ミニウム配線を含む全面に形成しているために、多層配
線構造が完成された後にはこのＰ−ＳｉＮ膜が配線相互
間に残されることになる。このＰ−ＳｉＮ膜は比誘電率
が約８と大きいため、完成された配線構造における配線
間容量が大きくなり、半導体装置の動作速度が低くなる
という特性劣化が生じるおそれがある。また、Ｐ−Ｓｉ
Ｎは膜中応力が大きいため、後工程中の熱処理や、長期
信頼性試験等によりアルミニウム配線に応力が加えら
れ、アルミニウム配線中にボイドが発生したり、断線し
たりするという所謂ストレスマイグレーションが発生し
易いという問題もある。本発明の目的は、配線間容量の
増大を抑えると共に、配線におけるストレスマイグレー
ションを抑制して層間絶縁膜の平坦化を図り、信頼性の
高い多層配線構造を有する半導体装置の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の製造方法は、半
導体基板上の絶縁膜上に配線金属膜を形成する工程と、
全面に化学機械研磨法の研磨レートが小さい第１の絶縁
膜を形成する工程と、前記第１の絶縁膜と配線金属膜を
同時にパターン形成して下側配線を形成する工程と、全
面に前記第１の絶縁膜よりも研磨レートが大きい第２の
絶縁膜を形成する工程と、前記第１の絶縁膜をストッパ
として全面を化学機械研磨して表面を平坦化する工程
と、全面に第３の絶縁膜を形成する工程とを含んでい
る。また、本発明の他の製造方法は、半導体基板上の絶
縁膜上に配線金属膜を形成する工程と、全面に化学機械
研磨法の研磨レートが小さい第１の絶縁膜を形成する工
程と、第１の絶縁膜と配線金属膜を同時にパターン形成
して下側配線を形成する工程と、全面に前記第１の絶縁
膜よりも研磨レートが大きい第２の絶縁膜を形成する工
程と、第１の絶縁膜をストッパとして全面を化学機械研
磨して表面を平坦化する工程と、第１の絶縁膜と第２の
絶縁膜をエッチングレートが等しい条件で全面エッチン
グして第１の絶縁膜を除去する工程と、全面に第３の絶
縁膜を形成する工程とを含んでいる。前記各製造方法に
おいて、第１の絶縁膜としてＰ−ＳｉＮ膜が用いられ
る。
導体基板上の絶縁膜上に配線金属膜を形成する工程と、
全面に化学機械研磨法の研磨レートが小さい第１の絶縁
膜を形成する工程と、前記第１の絶縁膜と配線金属膜を
同時にパターン形成して下側配線を形成する工程と、全
面に前記第１の絶縁膜よりも研磨レートが大きい第２の
絶縁膜を形成する工程と、前記第１の絶縁膜をストッパ
として全面を化学機械研磨して表面を平坦化する工程
と、全面に第３の絶縁膜を形成する工程とを含んでい
る。また、本発明の他の製造方法は、半導体基板上の絶
縁膜上に配線金属膜を形成する工程と、全面に化学機械
研磨法の研磨レートが小さい第１の絶縁膜を形成する工
程と、第１の絶縁膜と配線金属膜を同時にパターン形成
して下側配線を形成する工程と、全面に前記第１の絶縁
膜よりも研磨レートが大きい第２の絶縁膜を形成する工
程と、第１の絶縁膜をストッパとして全面を化学機械研
磨して表面を平坦化する工程と、第１の絶縁膜と第２の
絶縁膜をエッチングレートが等しい条件で全面エッチン
グして第１の絶縁膜を除去する工程と、全面に第３の絶
縁膜を形成する工程とを含んでいる。前記各製造方法に
おいて、第１の絶縁膜としてＰ−ＳｉＮ膜が用いられ
る。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を工程順に示す断面図で
ある。先ず、図１（ａ）のように、半導体基板１１の表
面の絶縁膜１２上に下層配線膜としてアルミニウム・シ
リコン・銅合金（Ａｌ／Ｓｉ／Ｃｕ合金）膜１３をスパ
ッタ法により０.5μｍの厚さに形成する。その上で、全
面にＰ−ＳｉＮ膜１４を０.3μｍの厚さに被着する。次
いで、前記Ｐ−ＳｉＮ膜１４上に図外のフォトレジスト
膜を塗布し、このフォトレジスト膜を配線パターンに現
像し、これをマスクにして前記Ｐ−ＳｉＮ膜１４と下層
配線膜１３を選択イオンエッチング法等により順次選択
エッチングし、図１（ｂ）のように、所要パターンの下
層配線１３Ａを形成する。
る。図１は本発明の第１実施例を工程順に示す断面図で
ある。先ず、図１（ａ）のように、半導体基板１１の表
面の絶縁膜１２上に下層配線膜としてアルミニウム・シ
リコン・銅合金（Ａｌ／Ｓｉ／Ｃｕ合金）膜１３をスパ
ッタ法により０.5μｍの厚さに形成する。その上で、全
面にＰ−ＳｉＮ膜１４を０.3μｍの厚さに被着する。次
いで、前記Ｐ−ＳｉＮ膜１４上に図外のフォトレジスト
膜を塗布し、このフォトレジスト膜を配線パターンに現
像し、これをマスクにして前記Ｐ−ＳｉＮ膜１４と下層
配線膜１３を選択イオンエッチング法等により順次選択
エッチングし、図１（ｂ）のように、所要パターンの下
層配線１３Ａを形成する。
【０００９】次に、図１（ｃ）のように、全面に層間絶
縁膜としてＰ−ＳｉＯ膜１５を１.5μｍ程度成長し、前
記下層配線１５Ａ及びＰ−ＳｉＮ膜１４を完全に埋設さ
せる。そして、前記Ｐ−ＳｉＯ膜１５に対してＣＭＰ法
を施し、Ｐ−ＳｉＯ膜１５が所要の厚さになるまで研磨
を行う。この研磨により、図１（ｄ）のように、Ｐ−Ｓ
ｉＯ膜１５の表面は平坦化される。そして、このＣＭＰ
法の研磨では、前述したようにＰ−ＳｉＮの研磨レート
はＰ−ＳｉＯの研磨レートの約１／５であるため、Ｐ−
ＳｉＯ膜１５の研磨の進行に伴ってＰ−ＳｉＮ膜１４が
露呈される状態となると、このＰ−ＳｉＮ膜１４が研磨
のストッパとして機能し、研磨レートはそれまでの１／
５に減少される。
縁膜としてＰ−ＳｉＯ膜１５を１.5μｍ程度成長し、前
記下層配線１５Ａ及びＰ−ＳｉＮ膜１４を完全に埋設さ
せる。そして、前記Ｐ−ＳｉＯ膜１５に対してＣＭＰ法
を施し、Ｐ−ＳｉＯ膜１５が所要の厚さになるまで研磨
を行う。この研磨により、図１（ｄ）のように、Ｐ−Ｓ
ｉＯ膜１５の表面は平坦化される。そして、このＣＭＰ
法の研磨では、前述したようにＰ−ＳｉＮの研磨レート
はＰ−ＳｉＯの研磨レートの約１／５であるため、Ｐ−
ＳｉＯ膜１５の研磨の進行に伴ってＰ−ＳｉＮ膜１４が
露呈される状態となると、このＰ−ＳｉＮ膜１４が研磨
のストッパとして機能し、研磨レートはそれまでの１／
５に減少される。
【００１０】したがって、以後の研磨においては、研磨
時間に多少の誤差が生じてもＰ−ＳｉＮ膜１４及びＰ−
ＳｉＯ膜１５の厚さに大きな誤差が生じることはないた
め、研磨時間を多少長目に設定しても、Ｐ−ＳｉＮ膜１
４が全て研磨されて下層配線１３Ａの表面が研磨される
ようなことはない。この例では、予め求めておいた研磨
レートに基づいて所望の研磨時間を算出しておき、この
時間で研磨を管理することで、Ｐ−ＳｉＮ膜１４が約
０.2μｍの厚さだけ残るようにしている。その後、図１
（ｅ）のように、改めて全面にＰ−ＳｉＯ膜１６を０.6
μｍ程度被着して層間絶縁膜を形成する。この層間絶縁
膜は、下地としての前記Ｐ−ＳｉＯ膜１５とＰ−ＳｉＮ
膜１４の表面がＣＭＰ法の研磨により平坦化されている
ため、その表面が平坦化状態に形成されることは言うま
でもない。そして、この層間絶縁膜にスルーホールを開
孔し、アルミニウム合金等の上側配線１７を形成するこ
とで多層配線構造が完成される。
時間に多少の誤差が生じてもＰ−ＳｉＮ膜１４及びＰ−
ＳｉＯ膜１５の厚さに大きな誤差が生じることはないた
め、研磨時間を多少長目に設定しても、Ｐ−ＳｉＮ膜１
４が全て研磨されて下層配線１３Ａの表面が研磨される
ようなことはない。この例では、予め求めておいた研磨
レートに基づいて所望の研磨時間を算出しておき、この
時間で研磨を管理することで、Ｐ−ＳｉＮ膜１４が約
０.2μｍの厚さだけ残るようにしている。その後、図１
（ｅ）のように、改めて全面にＰ−ＳｉＯ膜１６を０.6
μｍ程度被着して層間絶縁膜を形成する。この層間絶縁
膜は、下地としての前記Ｐ−ＳｉＯ膜１５とＰ−ＳｉＮ
膜１４の表面がＣＭＰ法の研磨により平坦化されている
ため、その表面が平坦化状態に形成されることは言うま
でもない。そして、この層間絶縁膜にスルーホールを開
孔し、アルミニウム合金等の上側配線１７を形成するこ
とで多層配線構造が完成される。
【００１１】したがって、この製造方法により形成され
る多層配線構造は、ＣＭＰ法の研磨に際してＰ−ＳｉＮ
膜１４をストッパとして利用しているので、研磨時間の
管理を緩くした場合でも下層配線１３Ａが研磨されるこ
とはなく、或いは層間絶縁膜１５の表面に凹凸が残るこ
ともなく、表面の平坦化が実現できる。また、ストッパ
としてのＰ−ＳｉＮ膜１４が下側配線１３Ａの上側に残
されるものの、配線間には残されていないため、Ｐ−Ｓ
ｉＮの比誘電率がＰ−ＳｉＯ等に比較して大きい値であ
っても、配線間容量が大幅に増大されることはなく、半
導体装置の動作速度の低下が生じることはない。また、
Ｐ−ＳｉＮの膜中応力の影響も少なくなり、ストレスマ
イグレーションを抑制することができる。
る多層配線構造は、ＣＭＰ法の研磨に際してＰ−ＳｉＮ
膜１４をストッパとして利用しているので、研磨時間の
管理を緩くした場合でも下層配線１３Ａが研磨されるこ
とはなく、或いは層間絶縁膜１５の表面に凹凸が残るこ
ともなく、表面の平坦化が実現できる。また、ストッパ
としてのＰ−ＳｉＮ膜１４が下側配線１３Ａの上側に残
されるものの、配線間には残されていないため、Ｐ−Ｓ
ｉＮの比誘電率がＰ−ＳｉＯ等に比較して大きい値であ
っても、配線間容量が大幅に増大されることはなく、半
導体装置の動作速度の低下が生じることはない。また、
Ｐ−ＳｉＮの膜中応力の影響も少なくなり、ストレスマ
イグレーションを抑制することができる。
【００１２】図２は本発明の第２実施例を製造工程順に
示す断面図である。先ず、図２（ａ）のように、半導体
基板２１の表面の絶縁膜２２上に下層配線膜としてアル
ミニウム・シリコン・銅合金（Ａｌ／Ｓｉ／Ｃｕ合金）
膜２３をスパッタ法により０.5μｍの厚さに形成する。
その上で、全面にＰ−ＳｉＮ膜２４を０.3μｍの厚さに
被着する。次いで、フォトリソグラフィ技術により前記
Ｐ−ＳｉＮ膜２４と下層配線膜２３を選択イオンエッチ
ング法等により順次選択エッチングし、図２（ｂ）のよ
うに、所要パターンの下層配線２３Ａを形成する。
示す断面図である。先ず、図２（ａ）のように、半導体
基板２１の表面の絶縁膜２２上に下層配線膜としてアル
ミニウム・シリコン・銅合金（Ａｌ／Ｓｉ／Ｃｕ合金）
膜２３をスパッタ法により０.5μｍの厚さに形成する。
その上で、全面にＰ−ＳｉＮ膜２４を０.3μｍの厚さに
被着する。次いで、フォトリソグラフィ技術により前記
Ｐ−ＳｉＮ膜２４と下層配線膜２３を選択イオンエッチ
ング法等により順次選択エッチングし、図２（ｂ）のよ
うに、所要パターンの下層配線２３Ａを形成する。
【００１３】次に、図２（ｃ）のように、全面に層間絶
縁膜としてＰ−ＳｉＯ膜２５を１.5μｍ程度成長し、前
記下層配線２３Ａ及びＰ−ＳｉＮ膜２４を完全に埋設さ
せる。そして、前記Ｐ−ＳｉＯ膜２５に対してＣＭＰ法
を施し、Ｐ−ＳｉＯ膜２５が所要の厚さになるまで研磨
を行ない、Ｐ−ＳｉＯ膜２５の表面を平坦化する。この
ＣＭＰ法の研磨では、前述したようにＰ−ＳｉＮの研磨
レートはＰ−ＳｉＯの研磨レートの約１／５であるた
め、Ｐ−ＳｉＮ膜２４を研磨のストッパとして利用し、
予め求めておいた研磨レートに基づいて得られる研磨時
間で研磨を管理することで、Ｐ−ＳｉＮ膜２４が約０.2
μｍの厚さだけ残るようにする。ここまでの工程は第１
実施例と同じである。
縁膜としてＰ−ＳｉＯ膜２５を１.5μｍ程度成長し、前
記下層配線２３Ａ及びＰ−ＳｉＮ膜２４を完全に埋設さ
せる。そして、前記Ｐ−ＳｉＯ膜２５に対してＣＭＰ法
を施し、Ｐ−ＳｉＯ膜２５が所要の厚さになるまで研磨
を行ない、Ｐ−ＳｉＯ膜２５の表面を平坦化する。この
ＣＭＰ法の研磨では、前述したようにＰ−ＳｉＮの研磨
レートはＰ−ＳｉＯの研磨レートの約１／５であるた
め、Ｐ−ＳｉＮ膜２４を研磨のストッパとして利用し、
予め求めておいた研磨レートに基づいて得られる研磨時
間で研磨を管理することで、Ｐ−ＳｉＮ膜２４が約０.2
μｍの厚さだけ残るようにする。ここまでの工程は第１
実施例と同じである。
【００１４】次いで、例えばＣＦ4 をエッチングガスに
用い、平行平板型ＲＩＥ（反応性イオンエッチング）装
置により、Ｐ−ＳｉＮ膜２４が完全に無くなるまで全面
をエッチングする。このとき、エッチングガス濃度、流
量、装置圧力等の設定条件を適宜に設定することで、Ｐ
−ＳｉＮとＰ−ＳｉＯのエッチングレートをほぼ等しく
でき、これにより、層間絶縁膜としてのＰ−ＳｉＮ膜２
４とＰ−ＳｉＯ膜２５の表面の平坦化を損なうことなく
均一にエッチングし、結果として図２（ｄ）のように下
層配線２３Ａ上のＰ−ＳｉＮ膜を除去することができ
る。このとき、アルミニウム合金からなる下層配線２３
Ａの表面が露呈されてもエッチングされることがないの
は言うまでもない。
用い、平行平板型ＲＩＥ（反応性イオンエッチング）装
置により、Ｐ−ＳｉＮ膜２４が完全に無くなるまで全面
をエッチングする。このとき、エッチングガス濃度、流
量、装置圧力等の設定条件を適宜に設定することで、Ｐ
−ＳｉＮとＰ−ＳｉＯのエッチングレートをほぼ等しく
でき、これにより、層間絶縁膜としてのＰ−ＳｉＮ膜２
４とＰ−ＳｉＯ膜２５の表面の平坦化を損なうことなく
均一にエッチングし、結果として図２（ｄ）のように下
層配線２３Ａ上のＰ−ＳｉＮ膜を除去することができ
る。このとき、アルミニウム合金からなる下層配線２３
Ａの表面が露呈されてもエッチングされることがないの
は言うまでもない。
【００１５】しかる上で、図２（ｅ）のように、全面に
Ｐ−ＳｉＯ膜２６を０.8μｍ程度被着し、層間絶縁膜を
完成する。この層間絶縁膜は下地としてのＰ−ＳｉＯ膜
２５がＣＭＰ法による研磨と、ＲＩＥ法によるエッチン
グにより表面が平坦化された状態であるため、その表面
も平坦化されることになる。その後、層間絶縁膜にスル
ーホールを開孔し、アルミニウム合金の上層配線２７を
形成して多層配線構造が完成される。この製造方法によ
り形成された多層配線構造は、ＣＭＰ法による研磨に際
してストッパに利用されるＰ−ＳｉＮが全く残されてい
ないため、Ｐ−ＳｉＮの比誘電率の値が原因とされる配
線容量の増加やストレスマイグレーションが確実に防止
され、信頼性が向上される。
Ｐ−ＳｉＯ膜２６を０.8μｍ程度被着し、層間絶縁膜を
完成する。この層間絶縁膜は下地としてのＰ−ＳｉＯ膜
２５がＣＭＰ法による研磨と、ＲＩＥ法によるエッチン
グにより表面が平坦化された状態であるため、その表面
も平坦化されることになる。その後、層間絶縁膜にスル
ーホールを開孔し、アルミニウム合金の上層配線２７を
形成して多層配線構造が完成される。この製造方法によ
り形成された多層配線構造は、ＣＭＰ法による研磨に際
してストッパに利用されるＰ−ＳｉＮが全く残されてい
ないため、Ｐ−ＳｉＮの比誘電率の値が原因とされる配
線容量の増加やストレスマイグレーションが確実に防止
され、信頼性が向上される。
【００１６】
【発明の効果】以上説明したように本発明は、配線金属
膜とＣＭＰ法の研磨に際してのストッパとしての第１の
絶縁膜とを同時にパターン形成して下層配線を形成し、
しかる上で第２の絶縁膜により層間絶縁膜を形成し、か
つこれをＣＭＰ法により研磨して平坦化を施しているの
で、Ｐ−ＳｉＮ等で構成される第１の絶縁膜が配線間に
残存されることがなく、配線容量の増大を防ぎ、半導体
装置の動作速度の低下や配線におけるストレスマイグレ
ーションを抑制し、信頼性を向上することができる。ま
た、ＣＭＰ法により研磨を行った後に、エッチング法に
よりストッパとしての第１の絶縁膜を完全に除去してい
るので、Ｐ−ＳｉＮ等で構成される第１の絶縁膜が多層
配線構造中に全く存在しなくなり、半導体装置の動作速
度の低下や配線におけるストレスマイグレーションを更
に改善することができる。
膜とＣＭＰ法の研磨に際してのストッパとしての第１の
絶縁膜とを同時にパターン形成して下層配線を形成し、
しかる上で第２の絶縁膜により層間絶縁膜を形成し、か
つこれをＣＭＰ法により研磨して平坦化を施しているの
で、Ｐ−ＳｉＮ等で構成される第１の絶縁膜が配線間に
残存されることがなく、配線容量の増大を防ぎ、半導体
装置の動作速度の低下や配線におけるストレスマイグレ
ーションを抑制し、信頼性を向上することができる。ま
た、ＣＭＰ法により研磨を行った後に、エッチング法に
よりストッパとしての第１の絶縁膜を完全に除去してい
るので、Ｐ−ＳｉＮ等で構成される第１の絶縁膜が多層
配線構造中に全く存在しなくなり、半導体装置の動作速
度の低下や配線におけるストレスマイグレーションを更
に改善することができる。
【図１】本発明の第１実施例を製造工程順に示す断面図
である。
である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】従来のＣＭＰ法を用いた製造方法の一例を工程
順に示す断面図である。
順に示す断面図である。
【図４】従来のＣＭＰ法を用いた他の製造方法を工程順
に示す断面図である。
に示す断面図である。
１１，２１ 半導体基板 １２，２２ 絶縁膜 １３Ａ，２３Ａ 下層配線 １４，２４ Ｐ−ＳｉＮ １５，２５ Ｐ−ＳｉＯ １６，２６ Ｐ−ＳｉＯ １７，２７ 上層配線
Claims (3)
- 【請求項１】 半導体基板上の絶縁膜上に配線金属膜を
形成する工程と、全面に化学機械研磨法の研磨レートが
小さい第１の絶縁膜を形成する工程と、前記第１の絶縁
膜と配線金属膜を同時にパターン形成して下側配線を形
成する工程と、全面に前記第１の絶縁膜よりも研磨レー
トが大きい第２の絶縁膜を形成する工程と、前記第１の
絶縁膜をストッパとして全面を化学機械研磨して表面を
平坦化する工程と、全面に第３の絶縁膜を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上の絶縁膜上に配線金属膜を
形成する工程と、全面に化学機械研磨法の研磨レートが
小さい第１の絶縁膜を形成する工程と、前記第１の絶縁
膜と配線金属膜を同時にパターン形成して下側配線を形
成する工程と、全面に前記第１の絶縁膜よりも研磨レー
トが大きい第２の絶縁膜を形成する工程と、前記第１の
絶縁膜をストッパとして全面を化学機械研磨して表面を
平坦化する工程と、前記第１の絶縁膜と第２の絶縁膜を
エッチングレートが等しい条件で全面エッチングして第
１の絶縁膜を除去する工程と、全面に第３の絶縁膜を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項３】 第１の絶縁膜がプラズマシリコン窒化膜
である請求項１又は２の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4353704A JP2611615B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
| US08/164,579 US5677239A (en) | 1992-12-15 | 1993-12-10 | Method for fabricating multi-level interconnection structure for semiconductor device |
| EP93120151A EP0602607A1 (en) | 1992-12-15 | 1993-12-14 | Method for fabricating multi-level interconnection structure for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4353704A JP2611615B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181209A true JPH06181209A (ja) | 1994-06-28 |
| JP2611615B2 JP2611615B2 (ja) | 1997-05-21 |
Family
ID=18432656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4353704A Expired - Fee Related JP2611615B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5677239A (ja) |
| EP (1) | EP0602607A1 (ja) |
| JP (1) | JP2611615B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999000838A1 (en) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| JP2001352037A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 半導体装置の製造方法 |
| JP2003051585A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 固体撮像素子およびその製造方法 |
| JP2007281513A (ja) * | 1999-06-25 | 2007-10-25 | Toshiba Corp | Ｌｓｉの配線構造 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| WO2022131103A1 (ja) * | 2020-12-16 | 2022-06-23 | ソニーセミコンダクタソリューションズ株式会社 | 電子機器及び電子機器の製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5795495A (en) * | 1994-04-25 | 1998-08-18 | Micron Technology, Inc. | Method of chemical mechanical polishing for dielectric layers |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6107183A (en) * | 1996-07-10 | 2000-08-22 | Micron Technology, Inc. | Method of forming an interlevel dielectric |
| US6001731A (en) * | 1996-07-17 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Isolation dielectric deposition in multi-polysilicon chemical-mechanical polishing process |
| KR100383498B1 (ko) | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
| US5935868A (en) * | 1997-03-31 | 1999-08-10 | Intel Corporation | Interconnect structure and method to achieve unlanded vias for low dielectric constant materials |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6054389A (en) * | 1997-12-29 | 2000-04-25 | Vanguard International Semiconductor Corporation | Method of forming metal conducting pillars |
| US6143638A (en) * | 1997-12-31 | 2000-11-07 | Intel Corporation | Passivation structure and its method of fabrication |
| US6875681B1 (en) * | 1997-12-31 | 2005-04-05 | Intel Corporation | Wafer passivation structure and method of fabrication |
| EP0961315A1 (en) * | 1998-05-19 | 1999-12-01 | Lucent Technologies Inc. | Chemical mechanical polishing process for integrated circuits using a patterned stop layer |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6566757B1 (en) * | 1998-11-30 | 2003-05-20 | Intel Corporation | Stabilization of low dielectric constant film with in situ capping layer |
| DE10118422B4 (de) * | 2001-04-12 | 2007-07-12 | Infineon Technologies Ag | Verfahren zur Herstellung einer strukturierten metallhaltigen Schicht auf einem Halbleiterwafer |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
| KR100419746B1 (ko) * | 2002-01-09 | 2004-02-25 | 주식회사 하이닉스반도체 | 반도체소자의 다층 금속배선 형성방법 |
| US6969909B2 (en) * | 2002-12-20 | 2005-11-29 | Vlt, Inc. | Flip chip FET device |
| US7038917B2 (en) * | 2002-12-27 | 2006-05-02 | Vlt, Inc. | Low loss, high density array interconnection |
| US7316971B2 (en) | 2004-09-14 | 2008-01-08 | International Business Machines Corporation | Wire bond pads |
| KR100640625B1 (ko) * | 2005-01-04 | 2006-10-31 | 삼성전자주식회사 | 반도체 소자의 평탄화된 금속층간절연막 형성 방법 |
| JP5069109B2 (ja) * | 2005-06-29 | 2012-11-07 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| US8999838B2 (en) * | 2011-08-31 | 2015-04-07 | Macronix International Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US10770286B2 (en) * | 2017-05-08 | 2020-09-08 | Asm Ip Holdings B.V. | Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136943A (ja) * | 1983-01-27 | 1984-08-06 | Nec Corp | 半導体装置の素子分離方法 |
| JPS61120424A (ja) * | 1984-11-16 | 1986-06-07 | Oki Electric Ind Co Ltd | 誘電体分離基板の研磨方法 |
| JPS62101034A (ja) * | 1985-10-28 | 1987-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体基板表面の突起を除去する方法 |
| JPH02152255A (ja) * | 1988-12-02 | 1990-06-12 | Matsushita Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH03295239A (ja) * | 1990-04-12 | 1991-12-26 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170534A (en) * | 1981-04-15 | 1982-10-20 | Hitachi Ltd | Dry etching method for aluminum and aluminum alloy |
| JPH073834B2 (ja) * | 1986-03-18 | 1995-01-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS63207153A (ja) * | 1987-02-24 | 1988-08-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4839311A (en) * | 1987-08-14 | 1989-06-13 | National Semiconductor Corporation | Etch back detection |
| DE3879321T2 (de) * | 1987-08-14 | 1993-09-16 | Fairchild Semiconductor | Bestimmung des aetzungsendpunktes. |
| GB2220298A (en) * | 1988-06-29 | 1990-01-04 | Philips Nv | A method of manufacturing a semiconductor device |
| US4879258A (en) * | 1988-08-31 | 1989-11-07 | Texas Instruments Incorporated | Integrated circuit planarization by mechanical polishing |
| US5187121A (en) * | 1991-12-18 | 1993-02-16 | International Business Machines Corporation | Process for fabrication of a semiconductor structure and contact stud |
| US5302551A (en) * | 1992-05-11 | 1994-04-12 | National Semiconductor Corporation | Method for planarizing the surface of an integrated circuit over a metal interconnect layer |
| JPH06120211A (ja) * | 1992-10-06 | 1994-04-28 | Nec Corp | 半導体装置の製造方法 |
| US5272117A (en) * | 1992-12-07 | 1993-12-21 | Motorola, Inc. | Method for planarizing a layer of material |
| US5382545A (en) * | 1993-11-29 | 1995-01-17 | United Microelectronics Corporation | Interconnection process with self-aligned via plug |
-
1992
- 1992-12-15 JP JP4353704A patent/JP2611615B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-10 US US08/164,579 patent/US5677239A/en not_active Expired - Lifetime
- 1993-12-14 EP EP93120151A patent/EP0602607A1/en not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59136943A (ja) * | 1983-01-27 | 1984-08-06 | Nec Corp | 半導体装置の素子分離方法 |
| JPS61120424A (ja) * | 1984-11-16 | 1986-06-07 | Oki Electric Ind Co Ltd | 誘電体分離基板の研磨方法 |
| JPS62101034A (ja) * | 1985-10-28 | 1987-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体基板表面の突起を除去する方法 |
| JPH02152255A (ja) * | 1988-12-02 | 1990-06-12 | Matsushita Electric Ind Co Ltd | 多層配線の形成方法 |
| JPH03295239A (ja) * | 1990-04-12 | 1991-12-26 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| WO1999000838A1 (en) * | 1997-06-30 | 1999-01-07 | Hitachi, Ltd. | Method for fabricating semiconductor integrated circuit device |
| JP2007281513A (ja) * | 1999-06-25 | 2007-10-25 | Toshiba Corp | Ｌｓｉの配線構造 |
| JP2001352037A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 半導体装置の製造方法 |
| JP2003051585A (ja) * | 2001-08-03 | 2003-02-21 | Sony Corp | 固体撮像素子およびその製造方法 |
| WO2022131103A1 (ja) * | 2020-12-16 | 2022-06-23 | ソニーセミコンダクタソリューションズ株式会社 | 電子機器及び電子機器の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611615B2 (ja) | 1997-05-21 |
| US5677239A (en) | 1997-10-14 |
| EP0602607A1 (en) | 1994-06-22 |
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