JPH06120211A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06120211A
JPH06120211A JP4266955A JP26695592A JPH06120211A JP H06120211 A JPH06120211 A JP H06120211A JP 4266955 A JP4266955 A JP 4266955A JP 26695592 A JP26695592 A JP 26695592A JP H06120211 A JPH06120211 A JP H06120211A
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JP
Japan
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film
wiring
material layer
wiring material
insulating film
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JP4266955A
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English (en)
Inventor
Kazutaka Manabe
和孝 眞鍋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/104—Mask, movable

Abstract

(57)【要約】 【目的】半導体装置の微細配線を精度良く形成する。 【構成】半導体基板１の表面に形成した膜厚の薄い第１
のＡｌ膜３Ａとポリシリコン膜４の側壁に、酸化シリコ
ン膜からなるサイドウォール５を形成した後ポリシリコ
ン膜４を除去する。次で第１のＡｌ膜３Ａ上に第２のＡ
ｌ膜３Ｂを選択成長する。サイドウォールにより選択成
長時の横方向への成長を抑え、微細配線の形成が可能と
なる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線の形成方法に関する。
【０００２】
【従来の技術】半導体装置の配線形成には、配線材料と
してアルミニウム（Ａｌ）を主成分とする金属が用いら
れることが多い。しかし、Ａｌは、エッチング時のフォ
トレジストとの選択比が小さいため、Ａｌを配線材料に
選んだ場合フォトレジストの膜厚を厚くしなければなら
ない。このため、近年ますますパターンが微細になるに
つれ、露光時のフォトレジスト膜に対するフォーカスマ
ージンが不足し、配線の断線および短絡が発生し易くな
ってきている。
【０００３】また、Ａｌ膜の膜厚は、配線の信頼性の問
題から容易に薄くすることができない。この問題を解決
する方法として、配線材料の選択成長を用いる方法があ
る。以下図面を用いて説明する。
【０００４】まず図２（ａ）に示すように、表面が酸化
シリコン膜２等の配線層間絶縁膜で覆われた半導体基板
１上にＡｌやＷ等からなる膜厚の薄い第１の配線材料層
６を形成し、フォトリソグラフィー技術およびエッチン
グ技術を用いて配線形状にパターニングする。
【０００５】次に図２（ｂ）に示すように、この第１の
配線材料層６の表面に選択的にＡｌからなる第２の配線
材料層７を成長し、所望の厚さの配線を形成する。
【０００６】この選択成長を用いた配線の形成方法は、
フォトリソグラフィー技術によりパターニングする第１
の配線材料層の膜厚を薄くすることにより、フォトレジ
ストの薄膜化を可能とし、ひいてはフォーカスマージン
を増大させた。
【０００７】
【発明が解決しようとする課題】しかし、この選択成長
を用いた配線の形成方法においては、選択成長における
Ａｌの横方向の成長を抑えることができないため、配線
パターンが微細になるにつれ、配線の短絡が発生し易
く、配線の短絡を防ぐには、選択成長を制限しなければ
ならない。このため、微細な配線を形成する場合、配線
の信頼性を保証する所望の配線膜厚を得ることができな
いという問題があった。
【０００８】また、図２（ｂ）に示したように、選択成
長においての横方向の成長により、形成された配線の形
状が逆テーパーとなるため、配線形成後に上層の絶縁膜
を形成する際、絶縁膜の被覆性が悪くなるという問題が
あった。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の絶縁膜を介して第１の
配線材料層および半導体材料層から成る２層膜を形成す
る工程と、前記２層膜を所望の配線形状にパターニング
したのち全面に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜を前記２層膜の表面が表れるまでエッチバッ
クし前記２層膜の側壁に前記第２の絶縁膜からなるサイ
ドウォールを形成する工程と、サイドウォールが形成さ
れた前記２層膜の前記半導体材料層のみをエッチングし
て除去したのち露出した前記第１の配線材料層の表面に
第２の配線材料層を選択的に成長させる工程とを有する
ものである。
【００１０】
【実施例】以下、本発明について図面を用いて説明す
る。図１（ａ）〜（ｄ）は本発明の一実施例を説明する
ための半導体チップの断面図である。
【００１１】まず図１（ａ）に示すように、一主表面に
酸化シリコン膜２が形成されたＳｉ等からなる半導体基
板１上に、例えば厚さ２００ｎｍの第１のＡｌ膜３Ａを
被着形成し、さらに、その上に厚さ４００ｎｍのポリシ
リコン膜４をスパッタ蒸着法により形成する。次にフォ
トレジストをマスクとするフォトリソグラフィー技術を
用いてポリシリコン膜４および第１のＡｌ膜３Ａを配線
形状にパターニングする。
【００１２】ここで、エッチング時におけるポリシリコ
ンとマスクとして用いるフォトレジストとの選択比は、
Ａｌとフォトレジストとのそれに比べて１０倍程度ある
ため、厚さ４００ｎｍのポリシリコン膜をエッチングす
るのに必要なフォトレジスト膜厚は、厚さ２００ｎｍ程
度のＡｌ膜をエッチングするのに要するフォトレジスト
膜厚と同等であり、この場合のフォーカスマージンは、
前に述べた選択成長を用いたパターン形成方法のフォー
カスマージンに比べて劣ることはない。
【００１３】次に、図１（ｂ）に示すように、全面に厚
さ２００ｎｍの酸化シリコン膜を形成したのち、前記ポ
リシリコン膜４の上部表面が現れるようにエッチバック
することにより、ポリシリコン膜４および第１のＡｌ膜
３Ａの側壁に酸化シリコンより成るサイドウォール５を
形成する。
【００１４】次に、図１（ｃ）に示すように、ドライエ
ッチング技術を用いて、前記ポリシリコン膜４を除去す
る。この時、酸化シリコン膜の選択比は十分大きいた
め、サイドウォール５はほぼそのままの形状で残る。
【００１５】次に、図１（ｄ）に示すように、第１のＡ
ｌ膜３Ａの表面に、選択的に厚さ４００ｎｍの第２のＡ
ｌ膜３Ｂを成長させることにより配線を形成する。
【００１６】このように本実施例によれば、配線を構成
する第２のＡｌ膜３Ｂを第１のＡｌ膜３Ａと同じ幅に形
成できるため、膜厚の厚い微細な配線を精度良く形成で
きる。尚、上記実施例では半導体材料層としてポリシリ
コン膜を用いた場合について説明したが、単結晶シリコ
ンやアモルファスシリコンを用いてもよい。
【００１７】
【発明の効果】以上説明したように本発明は、配線形状
にパターニングされた第１の配線材料層上に第２の配線
材料層を選択成長させる時に横方向の成長を抑えるため
のサイドウォールを形成しているため、微細な配線を十
分な膜厚で形成できるという効果を有する。
【００１８】また、配線を形成した後の絶縁膜形成時に
おける表面形状は順テーパーとなるため、絶縁膜の被覆
性の問題が解消するという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
【図２】従来例を説明するための半導体チップの断面
図。
【符号の説明】
１ 半導体基板 ２ 酸化シリコン膜 ３Ａ 第１のＡｌ膜 ３Ｂ 第２のＡｌ膜 ４ ポリシリコン膜 ５ サイドウォール ６ 第１の配線材料層 ７ 第２の配線材料層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１の絶縁膜を介して第
    １の配線材料層および半導体材料層から成る２層膜を形
    成する工程と、前記２層膜を所望の配線形状にパターニ
    ングしたのち全面に第２の絶縁膜を形成する工程と、前
    記第２の絶縁膜を前記２層膜の表面が表れるまでエッチ
    バックし前記２層膜の側壁に前記第２の絶縁膜からなる
    サイドウォールを形成する工程と、サイドウォールが形
    成された前記２層膜の前記半導体材料層のみをエッチン
    グして除去したのち露出した前記第１の配線材料層の表
    面に第２の配線材料層を選択的に成長させる工程とを有
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 第１及び第２の配線材料がアルミニウム
    またはアルミニウム合金である請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 第１の配線材料がチタン膜と窒化チタン
    膜およびアルミニウムを主成分とする金属膜の３層膜か
    らなる請求項１記載の半導体装置の製造方法。
JP4266955A 1992-10-06 1992-10-06 半導体装置の製造方法 Pending JPH06120211A (ja)

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Effective date: 19980428