JPH03239332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03239332A JPH03239332A JP3683890A JP3683890A JPH03239332A JP H03239332 A JPH03239332 A JP H03239332A JP 3683890 A JP3683890 A JP 3683890A JP 3683890 A JP3683890 A JP 3683890A JP H03239332 A JPH03239332 A JP H03239332A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既 要〕
線幅の極めて細い配線層を有する半導体装置の製造方法
に関し、 線幅の極めて細い配線層を形成することが可能な半導体
装置の製造方法の提供を目的とし、５ 、０００Å以下
の線幅が極めて細い半導体装置の配線層を形成する半導
体装置の製造方法であって、素子形成領域を画定するフ
ィールド酸化膜を形成し、前記素子形成領域にゲート酸
化膜を形成した半導体基板の表面に、形成ずべき配線層
の位置を規定するステップとなるポリシリコン膜を形成
する工程と、該ポリシリコン膜をパターニングしステッ
プを形成する工程と、該ステップの表面に高融点金属シ
リサイド膜を形成する工程と、該高融点金属シリサイド
膜を全面エツチングした後、前記ステップの側壁に残存
した前記高融点金属シリサイド膜をマスクにして前記ポ
リシリコン膜をエツチングし、前記ポリシリコン膜と前
記高融点金属シリサイド膜との二層構造の配線層を形成
する工程とを含むよう構成する。
に関し、 線幅の極めて細い配線層を形成することが可能な半導体
装置の製造方法の提供を目的とし、５ 、０００Å以下
の線幅が極めて細い半導体装置の配線層を形成する半導
体装置の製造方法であって、素子形成領域を画定するフ
ィールド酸化膜を形成し、前記素子形成領域にゲート酸
化膜を形成した半導体基板の表面に、形成ずべき配線層
の位置を規定するステップとなるポリシリコン膜を形成
する工程と、該ポリシリコン膜をパターニングしステッ
プを形成する工程と、該ステップの表面に高融点金属シ
リサイド膜を形成する工程と、該高融点金属シリサイド
膜を全面エツチングした後、前記ステップの側壁に残存
した前記高融点金属シリサイド膜をマスクにして前記ポ
リシリコン膜をエツチングし、前記ポリシリコン膜と前
記高融点金属シリサイド膜との二層構造の配線層を形成
する工程とを含むよう構成する。
本発明は、線幅の極めて細い配線層を有する半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
近年の半導体装置の高集積化・高密度化に伴い、これら
に対応する一つの手段として配線層の線幅の削減が考え
られている。
に対応する一つの手段として配線層の線幅の削減が考え
られている。
以上のような状況から線幅の極めて細い配線層を形成す
ることが可能な半導体装置の製造方法が要望されている
。
ることが可能な半導体装置の製造方法が要望されている
。
従来の配線層を形成する半導体装置の製造方法について
第３図により工程順に説明する。
第３図により工程順に説明する。
まず第３図（ａ）に示すように、半導体基板２１の表面
に配線層となる材料の層、例えばアルミニウム層２２を
形成し、このアル実ニウム層２２の全表面にレジスト膜
２３を塗布する。
に配線層となる材料の層、例えばアルミニウム層２２を
形成し、このアル実ニウム層２２の全表面にレジスト膜
２３を塗布する。
つぎにフォトリソグラフィー技術を用いて第３図（ｂ）
に示すように配線層となる部分のレジスト膜２３が残存
するようバターニングする。
に示すように配線層となる部分のレジスト膜２３が残存
するようバターニングする。
ついで第３図（ｃ） に示すように、この残存している
レタス１−膜２３をマスクにしてアルミニラＪ、層２２
をエツチングし、その後レジスト朕２３を除去して第３
図（ｃｉ）に示すよう乙こ所望のアルミニウム層２２の
形成が完了する。
レタス１−膜２３をマスクにしてアルミニラＪ、層２２
をエツチングし、その後レジスト朕２３を除去して第３
図（ｃｉ）に示すよう乙こ所望のアルミニウム層２２の
形成が完了する。
以」二説明した従来の半導体装置の製造方法においては
、配線層となる材料の層をレジスト膜を用いるフォトリ
ソグラフィー技術によってパターニングして配線層を形
成しているので、レジスト膜の露光に用いるステンバの
紫外線の波長やレジスト膜の解像度の制約を受けて一定
の線幅以下の配線層を形成することができなくなるとい
う問題点があった。
、配線層となる材料の層をレジスト膜を用いるフォトリ
ソグラフィー技術によってパターニングして配線層を形
成しているので、レジスト膜の露光に用いるステンバの
紫外線の波長やレジスト膜の解像度の制約を受けて一定
の線幅以下の配線層を形成することができなくなるとい
う問題点があった。
本発明は以上のような状況から、線幅の極めて細い配線
層を形成することが可能な半導体装置の製造方法の提供
を目的としたものである。
層を形成することが可能な半導体装置の製造方法の提供
を目的としたものである。
本発明の半導体装置の製造方法は、５，０００Å以下の
線幅が極めて細い半導体装置の配線層を形成する半導体
装置の製造方法であって、素子形成領域を画定するフィ
ールド酸化膜を形成し、この素子形成領域にゲート酸化
膜を形成した半導体基板の表面に、形成すべき配線層の
位置を規定するステップとなるポリシリコン膜を形成す
る工程と、このポリシリコン膜をバターニングしステ・
ノブを形成する工程と、このステップの表面に高融点金
属シリサイド膜を形成する工程と、この高融点金属シリ
サイド膜を全面エツチングした後、このステップの側壁
に残存した高融点金属シリサイド膜をマスクにしてこの
ポリシリコン膜を工・ノチングし、このポリシリコン膜
と高融点金属シリサイド膜とのｍ＝二層構造の配線層を
形成する工程とを含むよう構成する。
線幅が極めて細い半導体装置の配線層を形成する半導体
装置の製造方法であって、素子形成領域を画定するフィ
ールド酸化膜を形成し、この素子形成領域にゲート酸化
膜を形成した半導体基板の表面に、形成すべき配線層の
位置を規定するステップとなるポリシリコン膜を形成す
る工程と、このポリシリコン膜をバターニングしステ・
ノブを形成する工程と、このステップの表面に高融点金
属シリサイド膜を形成する工程と、この高融点金属シリ
サイド膜を全面エツチングした後、このステップの側壁
に残存した高融点金属シリサイド膜をマスクにしてこの
ポリシリコン膜を工・ノチングし、このポリシリコン膜
と高融点金属シリサイド膜とのｍ＝二層構造の配線層を
形成する工程とを含むよう構成する。
即ち本発明においては、半導体基板の表面の素子形成領
域にゲート酸化膜を形成し、形成すべき配線層の位置を
規定するステップを設け、このステップの全表面に高融
点金属シリサイド膜を形成して全面エツチングによりこ
のステップの側壁に残存した高融点金属シリサイド膜を
マスクにしてこのポリシリコン膜をエツチングして除去
し、このポリシリコン膜とこの高融点金属シリサイド膜
との二層構造の配線層を形成するから、ステップの側壁
に残存した極めて膜厚の薄い高融点金属シリサイド膜の
膜の厚さを線幅として有する高融点金属シリサイド膜か
らなる配線層を、半導体基板との間にポリシリコン膜を
介して形成することが可能となり、密着性の良い安定し
た高融点金属シリサイドの配線層を形成することが可能
となる。
域にゲート酸化膜を形成し、形成すべき配線層の位置を
規定するステップを設け、このステップの全表面に高融
点金属シリサイド膜を形成して全面エツチングによりこ
のステップの側壁に残存した高融点金属シリサイド膜を
マスクにしてこのポリシリコン膜をエツチングして除去
し、このポリシリコン膜とこの高融点金属シリサイド膜
との二層構造の配線層を形成するから、ステップの側壁
に残存した極めて膜厚の薄い高融点金属シリサイド膜の
膜の厚さを線幅として有する高融点金属シリサイド膜か
らなる配線層を、半導体基板との間にポリシリコン膜を
介して形成することが可能となり、密着性の良い安定し
た高融点金属シリサイドの配線層を形成することが可能
となる。
以下第１図により本発明による一実施例について、第２
図により本発明による他の実施例について工程順に詳細
に説明する。
図により本発明による他の実施例について工程順に詳細
に説明する。
まず第１図（ａ）に示すように半導体基板１の表面に素
子形成領域を画定するフィールド酸化膜２を形成し、こ
の素子形成領域にゲート酸化膜３を形成し、その表面に
膜厚５００〜３，０００人のポリシリコン膜４を形成す
る。
子形成領域を画定するフィールド酸化膜２を形成し、こ
の素子形成領域にゲート酸化膜３を形成し、その表面に
膜厚５００〜３，０００人のポリシリコン膜４を形成す
る。
つぎに第１図（ｂ）に示すようにこのポリシリコン５を
ＣＶＤ法により形成し、更にその表面に膜厚５００〜３
，０００大のポリシリコン膜６を全面に形成する。
ＣＶＤ法により形成し、更にその表面に膜厚５００〜３
，０００大のポリシリコン膜６を全面に形成する。
ついでレジスト膜を用いるフォトリソグラフィー技術に
より、シリコン酸化膜５をストッパにしてポリシリコン
膜６をエツチングし、第１図（Ｃ）に示すように形成す
べき配線層の位置を規定するステップを形成する。
より、シリコン酸化膜５をストッパにしてポリシリコン
膜６をエツチングし、第１図（Ｃ）に示すように形成す
べき配線層の位置を規定するステップを形成する。
その後第１図（ｄ）に示すようにこのポリシリコン膜６
をマスクとし、ポリシリコン膜４をストッパにしてシリ
コン酸化膜５をエツチングする。
をマスクとし、ポリシリコン膜４をストッパにしてシリ
コン酸化膜５をエツチングする。
ここで第１図（ｅ）番こ示すよう乙こ全面に高融点金属
シリサイド膜、例えば膜厚１，０００〜５．０００大の
タングステンシリサイド膜７を形成し、このタングステ
ンシリサイ１］莫７を全面エツチングすると第１図げ）
に示すようにステップの側壁に膜厚１，０００〜５．０
００λのタングステンシリサイド膜７が残る。
シリサイド膜、例えば膜厚１，０００〜５．０００大の
タングステンシリサイド膜７を形成し、このタングステ
ンシリサイ１］莫７を全面エツチングすると第１図げ）
に示すようにステップの側壁に膜厚１，０００〜５．０
００λのタングステンシリサイド膜７が残る。
ついでポリシリコンのエツチングを行うと、シリコン酸
化膜５をストッパにしてポリシリコン膜６がエツチング
され、同時にポリシリコン膜４もエツチングされて第１
図（粉に示すようになる。
化膜５をストッパにしてポリシリコン膜６がエツチング
され、同時にポリシリコン膜４もエツチングされて第１
図（粉に示すようになる。
最後にタングステンシリサイド膜７をマスクにし、ポリ
シリコン膜４をストッパにしてシリコン酸化膜５をエツ
チングし、更にポリシリコン膜４をエツチングして除去
し、第１図（ｈ） ４こ示ずようにクンゲステンシリサ
イド膜７とポリシリコン膜４とが積層した二層構造の高
融点金属シリサイドの配線層を形成することが可能とな
る。
シリコン膜４をストッパにしてシリコン酸化膜５をエツ
チングし、更にポリシリコン膜４をエツチングして除去
し、第１図（ｈ） ４こ示ずようにクンゲステンシリサ
イド膜７とポリシリコン膜４とが積層した二層構造の高
融点金属シリサイドの配線層を形成することが可能とな
る。
第工図（ｂ）においてポリシリコン膜４の表面に形成す
るストッパとしては、シリコン酸化膜５を用いないでシ
リコン窒化膜を用いることも可能である。
るストッパとしては、シリコン酸化膜５を用いないでシ
リコン窒化膜を用いることも可能である。
上記の一実施例はストッパを用いた場合の実施例である
が、つき゛にストッパを用いない場合の実施例について
説明する。
が、つき゛にストッパを用いない場合の実施例について
説明する。
まず第２図（ａ）に示すように半導体基板１１の表面に
素子形成領域を画定するフィールド酸化膜１２を形成し
、この素子形成領域にゲート酸化膜１３を形成し、その
表面に膜厚１ 、０００〜６，０００Åのポリシリコン
膜１４を形成する。
素子形成領域を画定するフィールド酸化膜１２を形成し
、この素子形成領域にゲート酸化膜１３を形成し、その
表面に膜厚１ 、０００〜６，０００Åのポリシリコン
膜１４を形成する。
つぎにこのポリシリコン膜１４の表面にレジスト膜を形
成し、フォトリソグラフィー技術によりレジスト膜をパ
ターニングし、形成すべき配線層の位置を規定するステ
ップの位置にマスクとなるレジスト膜ヲバターニングし
、コントロールエツチングによりエツチングして第２図
（ｂ）に示すようにこのポリシリコン膜１４にステップ
に相当する段差を形成する。
成し、フォトリソグラフィー技術によりレジスト膜をパ
ターニングし、形成すべき配線層の位置を規定するステ
ップの位置にマスクとなるレジスト膜ヲバターニングし
、コントロールエツチングによりエツチングして第２図
（ｂ）に示すようにこのポリシリコン膜１４にステップ
に相当する段差を形成する。
その後第２図＋ｃ＋に示すように全面に高融点金属シリ
サイド膜、例えば膜厚１ 、０００〜５，０００人のタ
ングステンシリサイド膜１７を形成する。
サイド膜、例えば膜厚１ 、０００〜５，０００人のタ
ングステンシリサイド膜１７を形成する。
ここでこのタングステンシリサイド膜１７を全面エツチ
ングすると第２図（ｃｌ＋に示すようにステップの側壁
にタングステンシリサイド膜１７が残る。
ングすると第２図（ｃｌ＋に示すようにステップの側壁
にタングステンシリサイド膜１７が残る。
最後に第２図［ｅ）に示すようにタングステンシリサイ
ド膜１７をマスクにしてポリシリコン膜１４をエツチン
グして除去し、タングステンシリサイド膜１７とポリシ
リコン膜１４とが積層した二層構造の高融点金属シリサ
イドの配線層を形成することが可能となる。
ド膜１７をマスクにしてポリシリコン膜１４をエツチン
グして除去し、タングステンシリサイド膜１７とポリシ
リコン膜１４とが積層した二層構造の高融点金属シリサ
イドの配線層を形成することが可能となる。
上記の実施例では高融点金属シリサイドとしてタングス
テンシリサイドを用いたが、モリブデンシリサイドを用
いることも可能である。
テンシリサイドを用いたが、モリブデンシリサイドを用
いることも可能である。
以−ヒの説明から明らかなように本発明によれば、ステ
ップの側壁に形成された極めて薄い膜厚の高融点金属シ
リサイド膜の膜厚を線幅とする極めて細い線幅の配線層
を、ポリシリコン膜を介して安定した状態で半導体基板
−ヒに形成することが可能となる利点があり、著しい経
済的及び、信頼性向上の効果が期待できる半導体装置の
製造方法の提供が可能である。
ップの側壁に形成された極めて薄い膜厚の高融点金属シ
リサイド膜の膜厚を線幅とする極めて細い線幅の配線層
を、ポリシリコン膜を介して安定した状態で半導体基板
−ヒに形成することが可能となる利点があり、著しい経
済的及び、信頼性向上の効果が期待できる半導体装置の
製造方法の提供が可能である。
第１図は本発明による一実施例を工程順に示ず側断面図
、 第２図は本発明による他の実施例を工程順に示す側断面
図、 第３図は従来の半導体装置の製造方法を工程順に示ず側
断面図、である。 図において、 １．１１は半導体基板、２，１２はフィールド酸化膜、
３．１３はゲート酸化膜、４，１４はポリシリコン膜、
５はシリコン酸化膜、６はポリシリコン膜、７．１７は
タングステンシリサイド膜、を示ず。 奨 電 Ｉ暉 要４釧圧 馨 ＋Ｖ、１陳を唖 、幻 母
、 第２図は本発明による他の実施例を工程順に示す側断面
図、 第３図は従来の半導体装置の製造方法を工程順に示ず側
断面図、である。 図において、 １．１１は半導体基板、２，１２はフィールド酸化膜、
３．１３はゲート酸化膜、４，１４はポリシリコン膜、
５はシリコン酸化膜、６はポリシリコン膜、７．１７は
タングステンシリサイド膜、を示ず。 奨 電 Ｉ暉 要４釧圧 馨 ＋Ｖ、１陳を唖 、幻 母
Claims (1)
- 【特許請求の範囲】 ５，０００Å以下の線幅が極めて細い半導体装置の配線
層を形成する半導体装置の製造方法であって、素子形成
領域を画定するフィールド酸化膜（２）を形成し、前記
素子形成領域にゲート酸化膜（３）を形成した半導体基
板（１）の表面に、形成すべき配線層の位置を規定する
ステップとなるポリシリコン膜を形成する工程と、 該ポリシリコン膜をパターニングしステップを形成する
工程と、 該ステップの表面に高融点金属シリサイド膜（７）を形
成する工程と、 該高融点金属シリサイド膜（７）を全面エッチングした
後、前記ステップの側壁に残存した前記高融点金属シリ
サイド膜（７）をマスクにして前記ポリシリコン膜をエ
ッチングし、前記ポリシリコン膜と前記高融点金属シリ
サイド膜（７）との二層構造の配線層を形成する工程と
、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3683890A JPH03239332A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3683890A JPH03239332A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03239332A true JPH03239332A (ja) | 1991-10-24 |
Family
ID=12480892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3683890A Pending JPH03239332A (ja) | 1990-02-16 | 1990-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03239332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1929509A2 (en) * | 2005-09-01 | 2008-06-11 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
-
1990
- 1990-02-16 JP JP3683890A patent/JPH03239332A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1929509A2 (en) * | 2005-09-01 | 2008-06-11 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US9099314B2 (en) | 2005-09-01 | 2015-08-04 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
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