JPH0661226A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0661226A JPH0661226A JP21017392A JP21017392A JPH0661226A JP H0661226 A JPH0661226 A JP H0661226A JP 21017392 A JP21017392 A JP 21017392A JP 21017392 A JP21017392 A JP 21017392A JP H0661226 A JPH0661226 A JP H0661226A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wsi
- tungsten silicide
- polysilicon layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコン層およびタングステンシリサイ
ド（ＷＳｉ）層から成る２層構造を有するバルク配線の
形成方法に関し，バルク配線の段差を軽減するためのサ
イドウォール形成時におけるタングステンシリサイド
（ＷＳｉ）による汚染を防止すると共に，サイドウォー
ル形成工程を短縮する。 【構成】 下地１１上に第１のポリシリコン層１２を形
成する。その上に，タングステンシリサイド（ＷＳｉ）
層１３を形成する。その上に，第２のポリシリコン層
（アモルファスシリコン層）１４を形成する。これら３
つの層から成る積層体を，バルク配線の形状にパターニ
ングする。全面に絶縁膜１５を形成する。絶縁膜１５に
対して，第２のポリシリコン層（アモルファスシリコン
層）１４をストッパーとして異方性エッチングを行っ
て，バルク配線の側壁にサイドウォール１６を形成す
る。
ド（ＷＳｉ）層から成る２層構造を有するバルク配線の
形成方法に関し，バルク配線の段差を軽減するためのサ
イドウォール形成時におけるタングステンシリサイド
（ＷＳｉ）による汚染を防止すると共に，サイドウォー
ル形成工程を短縮する。 【構成】 下地１１上に第１のポリシリコン層１２を形
成する。その上に，タングステンシリサイド（ＷＳｉ）
層１３を形成する。その上に，第２のポリシリコン層
（アモルファスシリコン層）１４を形成する。これら３
つの層から成る積層体を，バルク配線の形状にパターニ
ングする。全面に絶縁膜１５を形成する。絶縁膜１５に
対して，第２のポリシリコン層（アモルファスシリコン
層）１４をストッパーとして異方性エッチングを行っ
て，バルク配線の側壁にサイドウォール１６を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特にバルク配線の形成方法に関する。近年，半導体
装置の高集積化，高速化に伴って，バルク配線は，ポリ
シリコン単層から，ポリシリコン層およびタングステン
シリサイド（ＷＳｉ）から成る２層構造が用いられるよ
うになってきた。
法，特にバルク配線の形成方法に関する。近年，半導体
装置の高集積化，高速化に伴って，バルク配線は，ポリ
シリコン単層から，ポリシリコン層およびタングステン
シリサイド（ＷＳｉ）から成る２層構造が用いられるよ
うになってきた。
【０００２】本発明は，このポリシリコン層およびタン
グステンシリサイド（ＷＳｉ）から成る２層構造のバル
ク配線の形成方法に関するものである。
グステンシリサイド（ＷＳｉ）から成る２層構造のバル
ク配線の形成方法に関するものである。
【０００３】
【従来の技術】図３〜図６を用いて，従来のポリシリコ
ン層およびタングステンシリサイド（ＷＳｉ）層から成
る２層構造のバルク配線の形成方法を工程順に説明す
る。
ン層およびタングステンシリサイド（ＷＳｉ）層から成
る２層構造のバルク配線の形成方法を工程順に説明す
る。
【０００４】［工程１，図３］下地３１上に，ポリシリ
コン層３２を形成する。ポリシリコン層３２上に，タン
グステンシリサイド（ＷＳｉ）層３３を形成する。
コン層３２を形成する。ポリシリコン層３２上に，タン
グステンシリサイド（ＷＳｉ）層３３を形成する。
【０００５】ポリシリコン層３２およびタングステンシ
リサイド（ＷＳｉ）層３３から成る積層体を，フォトリ
ソグラフィ技術およびエッチング技術によってバルク配
線の形状にパターニングする。
リサイド（ＷＳｉ）層３３から成る積層体を，フォトリ
ソグラフィ技術およびエッチング技術によってバルク配
線の形状にパターニングする。
【０００６】全面に，第１ＳｉＯ2 膜３４を形成する。
この第１ＳｉＯ2 膜３４は，次のサイドウォール形成工
程において，タングステンシリサイド（ＷＳｉ）による
汚染を防止するために形成する。
この第１ＳｉＯ2 膜３４は，次のサイドウォール形成工
程において，タングステンシリサイド（ＷＳｉ）による
汚染を防止するために形成する。
【０００７】バルク配線を，サイドウォール形成工程に
おけるタングステンシリサイド（ＷＳｉ）による汚染に
対して鈍感な箇所と敏感な箇所とに分類し，タングステ
ンシリサイド（ＷＳｉ）による汚染に対して鈍感な箇所
（図中，（Ａ）で示す部分）はそのままとし，タングス
テンシリサイド（ＷＳｉ）による汚染に対して敏感な箇
所（図中，（Ｂ）で示す部分）をレジストで覆う。
おけるタングステンシリサイド（ＷＳｉ）による汚染に
対して鈍感な箇所と敏感な箇所とに分類し，タングステ
ンシリサイド（ＷＳｉ）による汚染に対して鈍感な箇所
（図中，（Ａ）で示す部分）はそのままとし，タングス
テンシリサイド（ＷＳｉ）による汚染に対して敏感な箇
所（図中，（Ｂ）で示す部分）をレジストで覆う。
【０００８】［工程２，図３，図４］第１ＳｉＯ2 膜３
４に対して異方性エッチングを行って，図中（Ａ）で示
すバルク配線の側壁にサイドウォール（ａ）３５を形成
する。このとき，図中（Ｂ）で示すバルク配線は，レジ
ストで覆われているので，その上の第１ＳｉＯ2 膜３４
は，エッチングされずにそのまま残る。
４に対して異方性エッチングを行って，図中（Ａ）で示
すバルク配線の側壁にサイドウォール（ａ）３５を形成
する。このとき，図中（Ｂ）で示すバルク配線は，レジ
ストで覆われているので，その上の第１ＳｉＯ2 膜３４
は，エッチングされずにそのまま残る。
【０００９】レジストを剥離する。 ［工程３，図５］全面に，第２ＳｉＯ2 膜３６を形成す
る。
る。
【００１０】［工程４，図５，図６］第２ＳｉＯ2 膜３
６に対して異方性エッチングを行う。その結果，バルク
配線（Ａ）の側壁にはサイドウォール（ｂ）３７が形成
され，バルク配線（Ｂ）の側壁にはサイドウォール
（ｃ）３８が形成される。
６に対して異方性エッチングを行う。その結果，バルク
配線（Ａ）の側壁にはサイドウォール（ｂ）３７が形成
され，バルク配線（Ｂ）の側壁にはサイドウォール
（ｃ）３８が形成される。
【００１１】以上の各工程を経て，ポリシリコン層およ
びタングステンシリサイド（ＷＳｉ）層から成る２層構
造のバルク配線が完成する。
びタングステンシリサイド（ＷＳｉ）層から成る２層構
造のバルク配線が完成する。
【００１２】
【発明が解決しようとする課題】従来のポリシリコン層
およびタングステンシリサイド（ＷＳｉ）層から成る２
層構造のバルク配線の形成方法には，次の問題があっ
た。
およびタングステンシリサイド（ＷＳｉ）層から成る２
層構造のバルク配線の形成方法には，次の問題があっ
た。
【００１３】（１）サイドウォール形成工程を２回行っ
ているために，手番の増加を招いていた。ポリシリコン
層およびタングステンシリサイド（ＷＳｉ）層から成る
２層構造のバルク配線は，表層のタングステンシリサイ
ド（ＷＳｉ）による，半導体装置を構成するトランジス
タなどの素子への汚染を防止するために，その表面を酸
化膜で覆っている。
ているために，手番の増加を招いていた。ポリシリコン
層およびタングステンシリサイド（ＷＳｉ）層から成る
２層構造のバルク配線は，表層のタングステンシリサイ
ド（ＷＳｉ）による，半導体装置を構成するトランジス
タなどの素子への汚染を防止するために，その表面を酸
化膜で覆っている。
【００１４】また，バルク配線形成工程後のエッチング
工程において，バルク配線の段差に起因するエッチング
残がでる可能性があるために，バルク配線の段差を軽減
する手段として，バルク配線の側壁にサイドウォールを
形成している。
工程において，バルク配線の段差に起因するエッチング
残がでる可能性があるために，バルク配線の段差を軽減
する手段として，バルク配線の側壁にサイドウォールを
形成している。
【００１５】サイドウォール形成工程においては，バル
ク配線を覆うように形成した酸化膜のみをエッチングし
なてければならない。しかし，酸化膜のみをエッチング
するようにエッチングを制御することは困難であるので
タングステンシリサイド（ＷＳｉ）層の表面が露出す
る可能性がある。
ク配線を覆うように形成した酸化膜のみをエッチングし
なてければならない。しかし，酸化膜のみをエッチング
するようにエッチングを制御することは困難であるので
タングステンシリサイド（ＷＳｉ）層の表面が露出す
る可能性がある。
【００１６】このため，バルク配線をタングステンシリ
サイド（ＷＳｉ）による汚染に対して鈍感な箇所（すな
わち，多少の汚染は許容できる箇所）と敏感な箇所（す
なわち，汚染を完全に防止する必要のある箇所）とに分
類し，１回目のサイドウォール形成は，タングステンシ
リサイド（ＷＳｉ）の汚染に対して敏感な箇所のバルク
配線をレジストで覆って行い，レジストを剥離した後，
全面に再度酸化膜を形成し，２回目のサイドウォール形
成を行っていた。
サイド（ＷＳｉ）による汚染に対して鈍感な箇所（すな
わち，多少の汚染は許容できる箇所）と敏感な箇所（す
なわち，汚染を完全に防止する必要のある箇所）とに分
類し，１回目のサイドウォール形成は，タングステンシ
リサイド（ＷＳｉ）の汚染に対して敏感な箇所のバルク
配線をレジストで覆って行い，レジストを剥離した後，
全面に再度酸化膜を形成し，２回目のサイドウォール形
成を行っていた。
【００１７】（２）バルク配線をタングステンシリサイ
ド（ＷＳｉ）による汚染に対して鈍感な箇所と敏感な箇
所とに分類して２回のサイドウォール形成を行っている
ために，バルク配線上に形成される酸化膜膜厚に違いが
生じる。
ド（ＷＳｉ）による汚染に対して鈍感な箇所と敏感な箇
所とに分類して２回のサイドウォール形成を行っている
ために，バルク配線上に形成される酸化膜膜厚に違いが
生じる。
【００１８】このために段差が生じ，バルク配線形成工
程以降のエッチング工程において，問題が生じていた。
本発明は，上記の問題点を解決して，サイドウォール形
成時におけるタングステンシリサイド（ＷＳｉ）による
汚染を防止すると共に，サイドウォール形成工程を短縮
することのできる，半導体装置の製造方法，特にバルク
配線の形成方法を提供することを目的とする。
程以降のエッチング工程において，問題が生じていた。
本発明は，上記の問題点を解決して，サイドウォール形
成時におけるタングステンシリサイド（ＷＳｉ）による
汚染を防止すると共に，サイドウォール形成工程を短縮
することのできる，半導体装置の製造方法，特にバルク
配線の形成方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置の製造方法は，ポリシリ
コン層およびタングステンシリサイド（ＷＳｉ）層から
成る２層構造を有するバルク配線の形成方法であって，
下地上に第１のポリシリコン層を形成する工程と，該第
１のポリシリコン層上に，タングステンシリサイド（Ｗ
Ｓｉ）層を形成する工程と，該タングステンシリサイド
（ＷＳｉ）層上に，第２のポリシリコン層またはアモル
ファスシリコン層を形成する工程と，前記第１のポリシ
リコン層，タングステンシリサイド（ＷＳｉ）層，およ
び第２のポリシリコン層またはアモルファスシリコン層
から成る積層体を，バルク配線の形状にパターニングす
る工程と，全面に絶縁膜を形成する工程と，該絶縁膜に
対して，前記第２のポリシリコン層またはアモルファス
シリコン層をストッパーとして異方性エッチングを行っ
て，前記バルク配線の側壁にサイドウォールを形成する
工程とを含むように構成する。
めに，本発明に係る半導体装置の製造方法は，ポリシリ
コン層およびタングステンシリサイド（ＷＳｉ）層から
成る２層構造を有するバルク配線の形成方法であって，
下地上に第１のポリシリコン層を形成する工程と，該第
１のポリシリコン層上に，タングステンシリサイド（Ｗ
Ｓｉ）層を形成する工程と，該タングステンシリサイド
（ＷＳｉ）層上に，第２のポリシリコン層またはアモル
ファスシリコン層を形成する工程と，前記第１のポリシ
リコン層，タングステンシリサイド（ＷＳｉ）層，およ
び第２のポリシリコン層またはアモルファスシリコン層
から成る積層体を，バルク配線の形状にパターニングす
る工程と，全面に絶縁膜を形成する工程と，該絶縁膜に
対して，前記第２のポリシリコン層またはアモルファス
シリコン層をストッパーとして異方性エッチングを行っ
て，前記バルク配線の側壁にサイドウォールを形成する
工程とを含むように構成する。
【００２０】図１は，本発明の原理説明図である。図
中，１１は下地，１２は第１のポリシリコン層，１３は
タングステンシリサイド（ＷＳｉ）層，１４は第２のポ
リシリコン層またはアモルファスシリコン層，１５は絶
縁膜，１６はサイドウォールである。
中，１１は下地，１２は第１のポリシリコン層，１３は
タングステンシリサイド（ＷＳｉ）層，１４は第２のポ
リシリコン層またはアモルファスシリコン層，１５は絶
縁膜，１６はサイドウォールである。
【００２１】以下，図１を用いて，本発明の原理を説明
する。先ず，図１（ａ）に至る工程を説明する。 下地１１上に，第１のポリシリコン層１２を形成す
る。
する。先ず，図１（ａ）に至る工程を説明する。 下地１１上に，第１のポリシリコン層１２を形成す
る。
【００２２】 第１のポリシリコン層上に，タングス
テンシリサイド（ＷＳｉ）層１３を形成する。 タングステンシリサイド（ＷＳｉ）層１３上に，第
２のポリシリコン層（またはアモルファスシリコン層）
１４を形成する。
テンシリサイド（ＷＳｉ）層１３を形成する。 タングステンシリサイド（ＷＳｉ）層１３上に，第
２のポリシリコン層（またはアモルファスシリコン層）
１４を形成する。
【００２３】 第１のポリシリコン層１２，タングス
テンシリサイド（ＷＳｉ）層１３，および第２のポリシ
リコン層（またはアモルファスシリコン層）１４から成
る積層体を，バルク配線の形状にパターニングする。
テンシリサイド（ＷＳｉ）層１３，および第２のポリシ
リコン層（またはアモルファスシリコン層）１４から成
る積層体を，バルク配線の形状にパターニングする。
【００２４】 全面に，絶縁膜１５を形成する。 次に，図１（ｂ）に至る工程を説明する。 絶縁膜１５に対して，第２のポリシリコン層（また
はアモルファスシリコン層）１４をストッパーとして異
方性エッチングを行う。その結果，バルク配線の側壁に
サイドウォール１６が形成される。
はアモルファスシリコン層）１４をストッパーとして異
方性エッチングを行う。その結果，バルク配線の側壁に
サイドウォール１６が形成される。
【００２５】
【作用】本発明では，ポリシリコン層１２およびタング
ステンシリサイド（ＷＳｉ）層１３から成る２層構造の
バルク配線において，タングステンシリサイド（ＷＳ
ｉ）層１３の表面に第２のポリシリコン層（またはアモ
ルファスシリコン層）１４を形成している。その結果，
タングステンシリサイド（ＷＳｉ）による汚染を防止す
ることが可能になる。
ステンシリサイド（ＷＳｉ）層１３から成る２層構造の
バルク配線において，タングステンシリサイド（ＷＳ
ｉ）層１３の表面に第２のポリシリコン層（またはアモ
ルファスシリコン層）１４を形成している。その結果，
タングステンシリサイド（ＷＳｉ）による汚染を防止す
ることが可能になる。
【００２６】また，タングステンシリサイド（ＷＳｉ）
層１３の表面に形成した第２のポリシリコン層（または
アモルファスシリコン層）１４は，絶縁膜１５を異方性
エッチングしてサイドウォール１６を形成する時に，エ
ッチングのストッパーとして働く。その結果，オーバー
エッチングがかかり過ぎても，タングステンシリサイド
（ＷＳｉ）層１３の表面が露出しなくなる。
層１３の表面に形成した第２のポリシリコン層（または
アモルファスシリコン層）１４は，絶縁膜１５を異方性
エッチングしてサイドウォール１６を形成する時に，エ
ッチングのストッパーとして働く。その結果，オーバー
エッチングがかかり過ぎても，タングステンシリサイド
（ＷＳｉ）層１３の表面が露出しなくなる。
【００２７】すなわち，本発明によれば，サイドウォー
ル１６を形成するときに，タングステンシリサイド（Ｗ
Ｓｉ）層１３が露出しなくなるので，タングステンシリ
サイド（ＷＳｉ）による汚染を無くすことが可能にな
る。したがって，半導体装置の特性を安定化することが
できるようになる。
ル１６を形成するときに，タングステンシリサイド（Ｗ
Ｓｉ）層１３が露出しなくなるので，タングステンシリ
サイド（ＷＳｉ）による汚染を無くすことが可能にな
る。したがって，半導体装置の特性を安定化することが
できるようになる。
【００２８】また，本発明では，サイドウォール形成工
程は１回しかないので，バルク配線の製造手番を短縮す
ることができる。
程は１回しかないので，バルク配線の製造手番を短縮す
ることができる。
【００２９】
【実施例】図２は，本発明の一実施例を示す図である。
以下，図２を用いて，本発明の一実施例を説明する。
以下，図２を用いて，本発明の一実施例を説明する。
【００３０】先ず，図２（ａ）に至る工程を説明する。 下地２１上に，ＣＶＤ法により，膜厚５００Åの第
１ポリシリコン層２２を形成する。
１ポリシリコン層２２を形成する。
【００３１】 第１ポリシリコン層２２の上に，ＣＶ
Ｄ法により，膜厚６００Åのタングステンシリサイド
（ＷＳｉ）層２３を形成する。 タングステンシリサイド（ＷＳｉ）層２３の上に，
ＣＶＤ法により，膜厚２５０Åの第２ポリシリコン層２
４を形成する。
Ｄ法により，膜厚６００Åのタングステンシリサイド
（ＷＳｉ）層２３を形成する。 タングステンシリサイド（ＷＳｉ）層２３の上に，
ＣＶＤ法により，膜厚２５０Åの第２ポリシリコン層２
４を形成する。
【００３２】 第１ポリシリコン層２２，タングステ
ンシリサイド（ＷＳｉ）層２３，および第２ポリシリコ
ン層２４から成る積層体を，フォトリソグラフィ技術お
よびエッチング技術によってパターニングしてバルク配
線を形成する。
ンシリサイド（ＷＳｉ）層２３，および第２ポリシリコ
ン層２４から成る積層体を，フォトリソグラフィ技術お
よびエッチング技術によってパターニングしてバルク配
線を形成する。
【００３３】 全面に，ＣＶＤ法により，膜厚１００
０ÅのＳｉＯ2 膜２５を形成する。 次に，図２（ｂ）に至る工程を説明する。 ＳｉＯ2 膜２５に，ＲＩＥなどの異方性エッチング
を施す。この酸化膜エッチング時に，第２ポリシリコン
層２４の表面が露出するが，通常の酸化膜エッチャー
（例えば，東京エレクトロン製エッチャーＴＥ−５００
０）は，ポリシリコンとの選択比が約１０あるので，オ
ーバーエッチングが過剰にかかっても，第２ポリシリコ
ン層２４が，ＳｉＯ2 膜２５に対する異方性エッチング
のストッパーとして働くため，タングステンシリサイド
（ＷＳｉ）層２３が露出することは無い。
０ÅのＳｉＯ2 膜２５を形成する。 次に，図２（ｂ）に至る工程を説明する。 ＳｉＯ2 膜２５に，ＲＩＥなどの異方性エッチング
を施す。この酸化膜エッチング時に，第２ポリシリコン
層２４の表面が露出するが，通常の酸化膜エッチャー
（例えば，東京エレクトロン製エッチャーＴＥ−５００
０）は，ポリシリコンとの選択比が約１０あるので，オ
ーバーエッチングが過剰にかかっても，第２ポリシリコ
ン層２４が，ＳｉＯ2 膜２５に対する異方性エッチング
のストッパーとして働くため，タングステンシリサイド
（ＷＳｉ）層２３が露出することは無い。
【００３４】ＳｉＯ2 膜２５に対する異方性エッチング
の結果，第１ポリシリコン層２２，タングステンシリサ
イド（ＷＳｉ）層２３，および第２ポリシリコン層２４
から成る積層体で構成されるバルク配線の側壁にサイド
ウォール２６が形成される。
の結果，第１ポリシリコン層２２，タングステンシリサ
イド（ＷＳｉ）層２３，および第２ポリシリコン層２４
から成る積層体で構成されるバルク配線の側壁にサイド
ウォール２６が形成される。
【００３５】以上の各工程を経て，本発明のバルク配線
が完成する。本実施例では，タングステンシリサイド
（ＷＳｉ）層２３の上に第２ポリシリコン層２４を形成
する例を示したが，タングステンシリサイド（ＷＳｉ）
層２３の上にアモルファスシリコン層を形成しても，本
実施例と同じ効果が得られる。
が完成する。本実施例では，タングステンシリサイド
（ＷＳｉ）層２３の上に第２ポリシリコン層２４を形成
する例を示したが，タングステンシリサイド（ＷＳｉ）
層２３の上にアモルファスシリコン層を形成しても，本
実施例と同じ効果が得られる。
【００３６】
【発明の効果】本発明によれば，ポリシリコン層および
タングステンシリサイド（ＷＳｉ）層から成る２層構造
を有するバルク配線の形成方法において，サイドウォー
ル形成時におけるタングステンシリサイド（ＷＳｉ）に
よる汚染を防止すると共に，サイドウォール形成工程を
短縮することが可能になる。
タングステンシリサイド（ＷＳｉ）層から成る２層構造
を有するバルク配線の形成方法において，サイドウォー
ル形成時におけるタングステンシリサイド（ＷＳｉ）に
よる汚染を防止すると共に，サイドウォール形成工程を
短縮することが可能になる。
【００３７】したがって，本発明は，半導体装置の特性
の向上，および半導体装置の製造手番の短縮に寄与する
ところが大きい。
の向上，および半導体装置の製造手番の短縮に寄与する
ところが大きい。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す図である。
【図３】従来例の工程１を示す図である。
【図４】従来例の工程２を示す図である。
【図５】従来例の工程３を示す図である。
【図６】従来例の工程４を示す図である。
１１ 下地 １２ 第１のポリシリコン層 １３ タングステンシリサイド層 １４ 第２のポリシリコン層（アモルファスシリコン
層） １５ 絶縁膜 １６ サイドウォール
層） １５ 絶縁膜 １６ サイドウォール
Claims (1)
- 【請求項１】 ポリシリコン層およびタングステンシリ
サイド（ＷＳｉ）層から成る２層構造を有するバルク配
線の形成方法であって， 下地上に第１のポリシリコン層を形成する工程と， 該第１のポリシリコン層上に，タングステンシリサイド
（ＷＳｉ）層を形成する工程と， 該タングステンシリサイド（ＷＳｉ）層上に，第２のポ
リシリコン層またはアモルファスシリコン層を形成する
工程と， 前記第１のポリシリコン層，タングステンシリサイド
（ＷＳｉ）層，および第２のポリシリコン層またはアモ
ルファスシリコン層から成る積層体を，バルク配線の形
状にパターニングする工程と， 全面に絶縁膜を形成する工程と， 該絶縁膜に対して，前記第２のポリシリコン層またはア
モルファスシリコン層をストッパーとして異方性エッチ
ングを行って，前記バルク配線の側壁にサイドウォール
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21017392A JPH0661226A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21017392A JPH0661226A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661226A true JPH0661226A (ja) | 1994-03-04 |
Family
ID=16584991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21017392A Pending JPH0661226A (ja) | 1992-08-06 | 1992-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0836222A1 (en) * | 1996-10-08 | 1998-04-15 | Texas Instruments Incorporated | Interconnect structure comprising semiconductor material |
-
1992
- 1992-08-06 JP JP21017392A patent/JPH0661226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0836222A1 (en) * | 1996-10-08 | 1998-04-15 | Texas Instruments Incorporated | Interconnect structure comprising semiconductor material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6579757B2 (en) | Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized | |
| JPH07201980A (ja) | 集積回路装置の製造方法 | |
| US6383862B2 (en) | Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole | |
| JP3186040B2 (ja) | 半導体装置の製造方法 | |
| JPH08181205A (ja) | 半導体装置の配線構造およびその製造方法 | |
| JPH05347389A (ja) | 半導体記憶装置の製造方法 | |
| CN114334619A (zh) | 半导体结构的形成方法 | |
| JPH11162982A (ja) | 半導体装置の製造方法 | |
| JP3077454B2 (ja) | 半導体装置の製造方法 | |
| JPH0661226A (ja) | 半導体装置の製造方法 | |
| JP3246806B2 (ja) | 半導体装置の製造方法 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| US20040097046A1 (en) | Method of manufacturing semiconductor device having trench element-isolating structure | |
| US6071824A (en) | Method and system for patterning to enhance performance of a metal layer of a semiconductor device | |
| JPH05114575A (ja) | 半導体装置の製造方法 | |
| JPH05129549A (ja) | 半導体装置およびその製造方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| JP3271090B2 (ja) | 半導体装置の製法 | |
| JP2000232107A (ja) | 半導体装置のパターン形成方法 | |
| KR100621764B1 (ko) | 반도체소자의 부하저항 형성방법 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JP2597424B2 (ja) | 半導体装置の製造方法 | |
| JPH07221110A (ja) | 半導体装置の配線構造とその製造方法 | |
| JPH08293595A (ja) | 半導体装置の製造方法 | |
| JPH03239332A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010925 |