KR100621764B1 - 반도체소자의 부하저항 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 부하저항 형성방법을 개시한다. 이에 의하면, 반도체기판 상에 절연막을 적층하고 그 위에 배선라인을 형성하고, 배선라인 및 절연막 상에 절연막을 정해진 두께로 적층하여 배선라인 사이에 부하저항라인을 위한 홈부를 형성하고, 상기 홈부내에만 부하저항라인의 패턴을 형성한다.
따라서, 본 발명은 배선라인을 형성한 후에 포토공정을 추가하지 않고도 부하저항라인의 패턴을 형성하여 고속소자의 제조공정의 단순화와 그에 따른 제조원가의 절감을 이루며 나아가 제품의 가격 경쟁력을 강화할 수 있다.
Description
도 1a 내지 도 1d는 종래 기술에 의한 반도체소자의 부하저항 제조방법을 나타낸 공정도.
도 2a 내지 도 2d는 본 발명의 실시예에 의한 반도체소자의 부하저항 형성방법을 나타내 고속 트랜지스터의 제조방법을 나타낸 공정도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 의한 반도체소자의 부하저항 형성방법을 나타내 고속 트랜지스터의 제조방법을 나타낸 공정도.
본 발명은 반도체소자의 부하저항 형성방법에 관한 것으로, 더욱 상세하게는 포토공정의 추가를 방지하여 제조공정을 단순화하도록 한 반도체소자의 부하저항 형성방법에 관한 것이다.
일반적으로 반도체 메모리소자의 고집적화가 진행됨에 따라 배선저항으로서 낮은 저항의 물질인 금속라인이 사용되어 왔으므로 큰 RC지연을 이용한 회로, 예를 들어 오실레이터나 기준전압회로를 구성하기 위해 높은 저항의 물질을 위한 층을 선택하기가 어렵다. 종래에는 큰 RC지연을 위한 물질로서 N+ 액티브영역과 N+ 다결정실리콘막이 대표적으로 이용되어 왔다. 이는 공정조건에 따른 저항의 둔감성과 높은 저항 및 안정성이 고려되었기 때문인 것으로 알려져 있다. 그러나 고속을 요구하는 소자에서는 배선저항의 층으로서 다결정실리콘라인 대신에 금속라인을 사용하기 때문에 배선저항의 층으로서 다결정실리콘막을 사용하고자 할 경우에 문제점이 있다. 이를 도 1a 내지 도 1d의 공정을 참조하여 설명하기로 한다. 즉, 도 1에 도시된 바와 같이, 먼저, 반도체기판(10) 상에 산화막과 같은 절연막(11)을 적층하고 그 위에 절연막(11)의 식각마스크로서 감광막(13)을 코팅한다. 여기서 설명의 편의상 도면에 도시되지 않았으나 반도체기판(10)에는 예를 들어 반도체 메모리소자를 위한 게이트전극과 소스/드레인영역 및 비트라인 등이 형성되어 있음은 자명한 사실이다. 도 1b에 도시된 바와 같이, 감광막(13)이 코팅되고 나면, 감광막(13)을 부하저항의 패턴이 형성될 영역을 노출시키고 나머지 영역을 덮는 패턴으로 패터닝하고 이를 식각마스크로 이용하여 절연막(11)을 도 1d의 부하저항라인(17)의 두께에 해당하는 깊이만큼 식각하여 식각홈부들(12)을 형성한다. 도 1c에 도시된 바와 같이, 식각홈부들(12)이 형성되고 나면, 감광막(13)의 패턴을 제거하고 절연막(11)의 표면 상에 식각홈부들(12)을 충분히 채울 정도의 두께로 도 1d의 부하저항라인을 위한 다결정실리콘막(15)을 적층한다. 도 1d에 도시된 바와 같이, 화학기계연마공정을 이용하거나 건식식각에 의한 에치백공정을 이용하여 다결정실리콘막(15)을 평탄화하여 식각홈부들(12) 내에만 부하저항라인(17)의 패턴을 형성하고 식각홈부들(12) 외측의 절연막(11) 상에는 다결정실리콘막(15)을 전부 제거한다.
마지막으로 부하저항라인(17)의 패턴을 보호하기에 필요한 두께로 부하저항라인(17)의 패턴과 절연막(11) 상에 산화막과 같은 절연막(19)을 적층한다.
그러나, 종래 기술은 부하저항을 제조하는 공정적인 측면에서 큰 문제가 없지만 포토공정을 추가로 진행하므로 제조공정이 복잡해지고 제조원가의 상승을 가져오며 나아가 제품의 가격경쟁력을 저하시키는 결과를 가져온다.
따라서, 본 발명의 목적은 포토공정 추가를 억제하여 고속 소자의 부하저항의 제조공정을 단순화할 수 있도록 한 반도체소자의 부하저항 형성방법을 제공하는데 있다.
또한 본 발명의 다른 목적은 제조공정의 단순화에 따른 제조원가의 절감을 이루며 나아가 제품의 가격 경쟁력을 강화하도록 한 반도체소자의 부하저항 형성방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 부하저항 형성방법은,
반도체기판 상에 제 1 절연막을 적층하는 단계;
상기 제 1 절연막 상에 제 1 도전층을 이용하여 상호 이격되어 인접하는 다수개의 배선라인을 형성하는 단계;
상기 배선라인이 형성되어 있는 상기 제 1 절연막 상부에 제 2 절연막을 적층하는 단계; 그리고
상기 제 2 절연막이 적층되어 있는 제 1 절연막 상부에 제 2 도전층을 적층하여, 상기 인접한 배선라인 사이에 부하저항라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
반도체기판 상에 제 1 절연막을 적층하는 단계;
상기 제 1 절연막 상에 제 1 도전층을 이용하여 상호 이격되어 인접하는 다수개의 배선라인을 형성하는 단계;
상기 배선라인이 형성되어 있는 상기 제 1 절연막 상부에 제 2 절연막을 적층하는 단계; 그리고
상기 제 2 절연막이 적층되어 있는 제 1 절연막 상부에 제 2 도전층을 적층하여, 상기 인접한 배선라인 사이에 부하저항라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
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여기서, 상기 제 1 도전층을 이용하여 배선라인을 형성하는 단계는,
상기 제 1 절연막 상에 제 1 도전층을 이용하여 배선라인을 형성하는 단계; 그리고
상기 제 1 도전층으로 이루어진 배선라인을 식각마스크로 이용하여 상기 제 1 절연막을 하부로 일부 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 부하저항라인의 선폭은 상기 제 2 절연막의 적층 두께를 통해 조절할 수 있다.
따라서, 본 발명은 포토공정을 추가하지 않고도 고속 소자의 부하저항라인을 제조할 수 있으므로 제조공정의 단순화를 이루고 제조원가의 절감을 이루며 나아가 제품의 가격 경쟁력을 강화할 수 있다.
상기 제 1 절연막 상에 제 1 도전층을 이용하여 배선라인을 형성하는 단계; 그리고
상기 제 1 도전층으로 이루어진 배선라인을 식각마스크로 이용하여 상기 제 1 절연막을 하부로 일부 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 부하저항라인의 선폭은 상기 제 2 절연막의 적층 두께를 통해 조절할 수 있다.
따라서, 본 발명은 포토공정을 추가하지 않고도 고속 소자의 부하저항라인을 제조할 수 있으므로 제조공정의 단순화를 이루고 제조원가의 절감을 이루며 나아가 제품의 가격 경쟁력을 강화할 수 있다.
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이하, 본 발명에 의한 반도체소자의 부하저항 형성방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도면에서 종래의 부분과 동일 구조 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2d는 본 발명의 실시예에 의한 반도체소자의 부하저항 형성방 법을 나타낸 공정도이다.
도 2a를 참조하면, 먼저, 반도체기판(10) 상에 산화막과 같은 제 1 절연막(11)을 적층하고 그 위에 배선라인(21)을 위한 제 1 도전층을 적층하고 그 위에 배선라인(21)의 식각마스크로서 감광막(23)을 코팅한다. 이때, 상기 제 1 절연막(11)은 약 4000~5000Å 두께로 적층할 수 있으며, 상기 배선라인(21)을 위한 제 1 도전층은 약 2000Å 두께로 증착할 수 있다. 그리고, 설명의 편의상 도면에 도시되지 않았으나 반도체기판(10)에는 예를 들어 반도체 메모리소자를 위한 게이트전극과 소스/드레인영역 등이 형성되어 있음은 자명한 사실이다.
상기 감광막(23)을 코팅한 뒤, 노광 및 현상공정을 실시하여 비트라인이 형성될 영역을 제외한 나머지 영역을 덮는 패턴으로 패터닝한다. 그리고, 감광막(23) 패턴을 식각마스크로 이용하여 상기 제 1 도전층을 식각하여 배선라인(21)의 패턴을 형성한다. 이어서, 상기 배선라인(21) 아래에 존재하는 절연막(11)을 소정 깊이 식각하여 식각홈부들(22)을 형성한다. 이때, 상기 절연막(11)은 약 1000Å 깊이로 식각하는 것이 바람직하다.
도 2b를 참조하면, 식각홈부들(22)이 형성되고 나면, 감광막(23)의 패턴을 제거한다. 그리고, 상기 배선라인(21)과 절연막(11)의 표면 상에 식각홈부들(22)을 충분히 채울 정도의 두께로 제 2 절연막(25)을 적층한다. 이때, 상기 제 2 절연막(25)으로서는, 예컨대 산화막을 이용하여 약 1000~2000Å 두께로 형성할 수 있다. 이처럼, 상기 제 2 절연막(25)을 적층한 결과, 상기 배선라인(21) 사이에는 홈부(26)가 형성된다. 여기서, 상기 홈부(26)의 사이즈는 도 2d에 도시된 부하저항라인(29)의 선폭을 결정하므로 이를 고려하여 제 2 절연막(25)의 두께를 결정하는 것이 바람직하다.
도 2b를 참조하면, 식각홈부들(22)이 형성되고 나면, 감광막(23)의 패턴을 제거한다. 그리고, 상기 배선라인(21)과 절연막(11)의 표면 상에 식각홈부들(22)을 충분히 채울 정도의 두께로 제 2 절연막(25)을 적층한다. 이때, 상기 제 2 절연막(25)으로서는, 예컨대 산화막을 이용하여 약 1000~2000Å 두께로 형성할 수 있다. 이처럼, 상기 제 2 절연막(25)을 적층한 결과, 상기 배선라인(21) 사이에는 홈부(26)가 형성된다. 여기서, 상기 홈부(26)의 사이즈는 도 2d에 도시된 부하저항라인(29)의 선폭을 결정하므로 이를 고려하여 제 2 절연막(25)의 두께를 결정하는 것이 바람직하다.
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도 2c를 참조하면, 상기 제 2 절연막(25)을 적층한 뒤, 상기 제 2 절연막(25)으로 인해 형성된 상기 홈부들(26)을 충분히 채울 정도의 두께로 제 2 도전층, 예를 들어 다결정실리콘막(27)을 적층한다.
도 2d를 참조하면, 상기 다결정실리콘막(27)을 적층한 후, 통상의 화학기계연마공정을 이용하거나 건식식각에 의한 에치백공정을 이용하여 상기 다결정실리콘막(27)을 평탄화하여 상기 홈부들(26) 내에만 부하저항라인(29)의 패턴을 남기고 홈부들(26) 외측의 제 2 절연막(25) 상에 존재하는 다결정실리콘막(27)을 전부 제거한다.
이어서, 상기 다결정실리콘막(27)의 패턴과 상기 제 2 절연막(25) 상에 제 3 절연막(31)을 적층한다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 의한 반도체소자의 부하저항 형성방법을 나타낸 공정도이다. 도면에서 도 2의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3a를 참조하면, 반도체기판(10) 상에 산화막과 같은 제 1 절연막(11)을 적층하고 그 위에 배선라인(21)을 위한 제 1 도전층을 적층하고 그 위에 배선라인(21)을 형성하기 위한 식각마스크로서 감광막(23)을 코팅한다. 이때, 상기 제 1 절연막(11)은 약 4000~5000Å 두께로 적층할 수 있으며, 상기 배선라인(21)을 위한 제 1 도전층은 약 2000Å 두께로 증착할 수 있다. 그리고, 설명의 편의상 도면에 도시되지 않았으나 반도체기판(10)에는 예를 들어 반도체 메모리소자를 위한 게이트전극과 소스/드레인영역 등이 형성되어 있음은 자명한 사실이다.
상기 감광막(23)을 코팅한 뒤, 노광 및 현상공정을 실시하여 비트라인이 형성될 영역을 제외한 나머지 영역을 덮는 패턴으로 패터닝한다. 그리고, 상기 감광막(23) 패턴을 식각마스크로 이용하여 상기 제 1 도전층을 그 아래의 절연막(11)이 노출될 때까지 식각하여 배선라인(21)의 패턴을 형성한다.
도 3b를 참조하면, 상기 배선라인(21)의 패턴을 형성한 뒤, 상기 감광막(23)의 패턴을 제거한다. 그리고, 상기 배선라인(21)과 절연막(11)의 표면 상에 제 2 절연막(35), 예를 들어 산화막을 약 1000~2000Å 두께로 적층하여 배선라인(21) 사이의 절연막(35)에 홈부(36)를 형성한다. 여기서, 홈부(36)의 사이즈가 도 3d의 부하저항라인(39)의 선폭을 결정하므로 이를 고려하여 절연막(35)의 두께를 결정하는 것이 바람직하다.
도 3c를 참조하면, 상기 절연막(35)을 적층한 뒤, 상기 절연막(35)을 통해 형성된 홈부들(36)을 충분히 채울 정도의 두께로 제 2 도전층, 예를 들어 다결정실리콘막(37)을 적층한다.
도 3d를 참조하면, 상기 다결정실리콘막(37)을 적층한 뒤, 통상의 화학기계연마공정을 이용하거나 건식식각에 의한 에치백공정을 이용하여 상기 다결정실리콘막(37)을 평탄화함으로써, 상기 홈부들(36) 내에 부하저항라인(39)의 패턴을 형성하고, 상기 홈부들(36) 외측의 절연막(35) 상에 존재하는 다결정실리콘막(37)을 전부 제거한다.
상기 감광막(23)을 코팅한 뒤, 노광 및 현상공정을 실시하여 비트라인이 형성될 영역을 제외한 나머지 영역을 덮는 패턴으로 패터닝한다. 그리고, 상기 감광막(23) 패턴을 식각마스크로 이용하여 상기 제 1 도전층을 그 아래의 절연막(11)이 노출될 때까지 식각하여 배선라인(21)의 패턴을 형성한다.
도 3b를 참조하면, 상기 배선라인(21)의 패턴을 형성한 뒤, 상기 감광막(23)의 패턴을 제거한다. 그리고, 상기 배선라인(21)과 절연막(11)의 표면 상에 제 2 절연막(35), 예를 들어 산화막을 약 1000~2000Å 두께로 적층하여 배선라인(21) 사이의 절연막(35)에 홈부(36)를 형성한다. 여기서, 홈부(36)의 사이즈가 도 3d의 부하저항라인(39)의 선폭을 결정하므로 이를 고려하여 절연막(35)의 두께를 결정하는 것이 바람직하다.
도 3c를 참조하면, 상기 절연막(35)을 적층한 뒤, 상기 절연막(35)을 통해 형성된 홈부들(36)을 충분히 채울 정도의 두께로 제 2 도전층, 예를 들어 다결정실리콘막(37)을 적층한다.
도 3d를 참조하면, 상기 다결정실리콘막(37)을 적층한 뒤, 통상의 화학기계연마공정을 이용하거나 건식식각에 의한 에치백공정을 이용하여 상기 다결정실리콘막(37)을 평탄화함으로써, 상기 홈부들(36) 내에 부하저항라인(39)의 패턴을 형성하고, 상기 홈부들(36) 외측의 절연막(35) 상에 존재하는 다결정실리콘막(37)을 전부 제거한다.
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이어서, 상기 다결정실리콘막(37)의 패턴과 절연막(35) 상에 제 3 절연막(41)을 적층한다.
따라서, 본 발명은 종래와는 달리 반도체기판 상에 배선라인을 형성한 후에는 포토공정을 추가하지 않고도 부하저항라인을 제조할 수 있으므로 고속소자의 제조공정의 단순화를 이루고 제조원가의 절감을 이루며 나아가 제품의 가격 경쟁력을 강화할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 부하저항 형성방법은 반도체기판 상에 절연막을 적층하고 그 위에 배선라인을 형성하고, 배선라인 및 절연막 상에 절연막을 정해진 두께로 적층하여 배선라인 사이에 부하저항라인을 위한 홈부를 형성하고, 홈부내에만 부하저항라인의 패턴을 형성한다.
따라서, 본 발명은 배선라인을 형성한 후에 포토공정을 추가하지 않고도 부하저항라인의 패턴을 형성하여 고속소자의 제조공정의 단순화와 그에 따른 제조원가의 절감을 이루며 나아가 제품의 가격 경쟁력을 강화할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (3)
- 반도체기판 상에 제 1 절연막을 적층하는 단계;상기 제 1 절연막 상에 제 1 도전층을 이용하여 상호 이격되어 인접하는 다수개의 배선라인을 형성하는 단계;상기 배선라인이 형성되어 있는 상기 제 1 절연막 상부에 제 2 절연막을 적층하는 단계; 그리고상기 제 2 절연막이 적층되어 있는 제 1 절연막 상부에 제 2 도전층을 적층하여, 상기 인접한 배선라인 사이에 부하저항라인을 형성하는 단계를 포함하는 반도체소자의 부하저항 형성방법.
- 제 1 항에 있어서, 상기 제 1 도전층을 이용하여 배선라인을 형성하는 단계는;상기 제 1 절연막 상에 제 1 도전층을 이용하여 배선라인을 형성하는 단계; 그리고상기 제 1 도전층으로 이루어진 배선라인을 식각마스크로 이용하여 상기 제 1 절연막을 하부로 일부 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 부하저항 형성방법.
- 제 1 항에 있어서, 상기 부하저항라인의 선폭은 상기 제 2 절연막의 적층 두께를 통해 조절하는 것을 특징으로 하는 반도체소자의 부하저항 형성방법.
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| KR100642758B1 (ko) * | 2004-07-08 | 2006-11-10 | 삼성전자주식회사 | 공정 변화에 독립적이고 균일한 저항값을 가지는저항소자, 이를 포함하는 반도체 집적 회로 장치 및이들의 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57187954A (en) * | 1981-05-15 | 1982-11-18 | Nippon Telegr & Teleph Corp <Ntt> | Formation of buried wiring |
| JPS6057949A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体装置 |
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| KR970072086A (ko) * | 1996-04-18 | 1997-11-07 | 김주용 | 반도체 소자의 금속 배선 형성 방법 |
| KR0135153B1 (ko) * | 1994-05-25 | 1998-04-25 | 문정환 | 고부하저항 제조방법 |
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2000
- 2000-07-05 KR KR1020000038221A patent/KR100621764B1/ko not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020004375A (ko) | 2002-01-16 |
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