JPS6057949A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6057949A JPS6057949A JP16498283A JP16498283A JPS6057949A JP S6057949 A JPS6057949 A JP S6057949A JP 16498283 A JP16498283 A JP 16498283A JP 16498283 A JP16498283 A JP 16498283A JP S6057949 A JPS6057949 A JP S6057949A
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- polysilicon
- groove
- resistor
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- grooves
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術釦関し、例えば半導体装置にお
ける抵抗形成に利用して有効な技術に関する。
ける抵抗形成に利用して有効な技術に関する。
現在、半導体集積回路における素子間の分離法として拡
散層を用いた接合分離法と基板表面の選択酸化膜を利用
した酸化膜分離法が行なわれている。ところが、これら
の分離方法では、素子分離領域の幅が比較的広くされて
しまい、素子を微細化して行くに従って素子分離領域の
占める割合が大きくなり、ＬＳＩ（大規模集積回路）の
高密度化を図る上での障害となる。そこで、不出願人は
、素子分離領域となる部分を削ってＵ字状の溝（以下Ｕ
溝と称する）を形成し、このＵ＃１の内側に酸化膜を形
成してからＵ溝の中をポリシリコン（多結晶シリコン）
で埋めることによって素子分離領域とするＵ溝分離法と
称する分離技術を提案した（日経エレクトロニクス１９
８２年３月２９日号４２８７）。
散層を用いた接合分離法と基板表面の選択酸化膜を利用
した酸化膜分離法が行なわれている。ところが、これら
の分離方法では、素子分離領域の幅が比較的広くされて
しまい、素子を微細化して行くに従って素子分離領域の
占める割合が大きくなり、ＬＳＩ（大規模集積回路）の
高密度化を図る上での障害となる。そこで、不出願人は
、素子分離領域となる部分を削ってＵ字状の溝（以下Ｕ
溝と称する）を形成し、このＵ＃１の内側に酸化膜を形
成してからＵ溝の中をポリシリコン（多結晶シリコン）
で埋めることによって素子分離領域とするＵ溝分離法と
称する分離技術を提案した（日経エレクトロニクス１９
８２年３月２９日号４２８７）。
一方、上記接合分離法や酸化膜分離法により形成される
バイポーラ集積回路において、回路を構成する抵抗を設
ける場合、基板表面の分離領域に囲まれた基板と逆の導
電型（Ｎ層）の島の上に不純物拡散によって形成してい
る。しかるに、この拡散抵抗は、トランジスタ素子が微
細化されても、そわ、に比例して小さくすることができ
ない。そのため、ＬＳＩが高密度化されるに従って抵抗
の占める面積が相対的に大きくなってしまうという不都
合がある。
バイポーラ集積回路において、回路を構成する抵抗を設
ける場合、基板表面の分離領域に囲まれた基板と逆の導
電型（Ｎ層）の島の上に不純物拡散によって形成してい
る。しかるに、この拡散抵抗は、トランジスタ素子が微
細化されても、そわ、に比例して小さくすることができ
ない。そのため、ＬＳＩが高密度化されるに従って抵抗
の占める面積が相対的に大きくなってしまうという不都
合がある。
この発明の目的は、従来に比べて顕著な効果を奏する半
導体技術を提供することにある。
導体技術を提供することにある。
この発明の他の目的は、例えば半導体集積回路装置に適
用した場合に、集積度を飛躍的に向上させることができ
るようにすることにある。
用した場合に、集積度を飛躍的に向上させることができ
るようにすることにある。
この発明の更に他の目的は、半導体集積回路装置に適用
した場合に、回路の性能を向上させることができるよう
Ｋすることにある。
した場合に、回路の性能を向上させることができるよう
Ｋすることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、Ｕ溝分離法のような素子分離法が適用された
半導体集積回路装置において、分離領域内の半導体を利
用して抵抗等を形成することによって、従来抵抗形成の
ために必要としていた領域を不要にして集積回路全体の
集積度を向上させるとともに、回路の総配線長を短かく
して配線のもつ容量による信号の遅延を減少させて回路
の性能を向上させるという上記目的を達成するものであ
る。
半導体集積回路装置において、分離領域内の半導体を利
用して抵抗等を形成することによって、従来抵抗形成の
ために必要としていた領域を不要にして集積回路全体の
集積度を向上させるとともに、回路の総配線長を短かく
して配線のもつ容量による信号の遅延を減少させて回路
の性能を向上させるという上記目的を達成するものであ
る。
第１図〜第３図は本発明をＵ溝分離法を用いて素子間分
離を行なうよう九したバイポーラ集積回路に適用した場
合の一実施例を製造工程順に示したものである。
離を行なうよう九したバイポーラ集積回路に適用した場
合の一実施例を製造工程順に示したものである。
この実施例では、先ず通常のバイポーラ集積回路のプロ
セスと同様にして％Ｐ型シリコンからなる半導体基板１
上処、酸化膜を形成してからこの酸化膜の適当な位置に
埋込み拡散用パターンの穴をあけ、この酸化膜をマスク
としてＮ型不純物を熱拡散して部分的ＫＮ＋埋込層２を
形成する。そして酸化膜を除去してから、その上に気相
成長法によりＮ−型エピタキシャル層３を成長させ、そ
の表面に酸化膜（ＳｉＱ、）４ト１ｌ（ＩＪ （Ｓｉ、
Ｎ、）５ヲ形成する。
セスと同様にして％Ｐ型シリコンからなる半導体基板１
上処、酸化膜を形成してからこの酸化膜の適当な位置に
埋込み拡散用パターンの穴をあけ、この酸化膜をマスク
としてＮ型不純物を熱拡散して部分的ＫＮ＋埋込層２を
形成する。そして酸化膜を除去してから、その上に気相
成長法によりＮ−型エピタキシャル層３を成長させ、そ
の表面に酸化膜（ＳｉＱ、）４ト１ｌ（ＩＪ （Ｓｉ、
Ｎ、）５ヲ形成する。
それから、分離領域が形成されるべき部分（バイポーラ
トランジスタの周辺部およびベース領域とコレクタ引出
し口との境界Ｓ）の窒化膜５と酸化膜４をエツチングし
た後、ヒドラジンエツチングとドライエツチングにより
比較的深いＵ溝６ａ。
トランジスタの周辺部およびベース領域とコレクタ引出
し口との境界Ｓ）の窒化膜５と酸化膜４をエツチングし
た後、ヒドラジンエツチングとドライエツチングにより
比較的深いＵ溝６ａ。
６ｂを形成する。この場合、ベース領域とコレクタ引上
げ口との境界部の上を先ず５ｔａＮ４膜（破線Ａで示す
）等でマスクして一回目のドライエツチングを行なって
周辺部のＵ溝６ａ 、５ａを形成して・次にこの１３ｉ
ｓＮａＭ四を除去して二回目のドライエツチングを行な
って、ベース領域とコレクタ引出し口との境界部ＫＵ溝
６ｂを形成するとともに１周辺部のＵ溝６ａ、６ａを更
に深（エツチングして第１図の状態となる。その結果・
Ｕ溝６ａ。
げ口との境界部の上を先ず５ｔａＮ４膜（破線Ａで示す
）等でマスクして一回目のドライエツチングを行なって
周辺部のＵ溝６ａ 、５ａを形成して・次にこの１３ｉ
ｓＮａＭ四を除去して二回目のドライエツチングを行な
って、ベース領域とコレクタ引出し口との境界部ＫＵ溝
６ｂを形成するとともに１周辺部のＵ溝６ａ、６ａを更
に深（エツチングして第１図の状態となる。その結果・
Ｕ溝６ａ。
６ａはＮ＋埋込み層２を貫通してＰ型基板ｉｔで達する
ように形成され、Ｕ溝６ｂはＮ＋埋込み層２の直前まで
達するように形成される。
ように形成され、Ｕ溝６ｂはＮ＋埋込み層２の直前まで
達するように形成される。
その後、熱酸化によりＵｇ６ａ、６ｂの内側に酸化膜等
の絶縁膜７を形成してから、基板表面全体にポリシリコ
ンをＣＶＤ法（ケミカル・ベイパー・デポジション法）
により比較的厚くデポジションして、Ｕ溝６ａ 、６ｂ
内にポリシリコンを充填させる。そして、基板表面のボ
１７シリコン層をドライエツチングにより除去して平坦
化し、Ｕ溝６ａ、６ｂ内にポリシリコン８が残るように
する。
の絶縁膜７を形成してから、基板表面全体にポリシリコ
ンをＣＶＤ法（ケミカル・ベイパー・デポジション法）
により比較的厚くデポジションして、Ｕ溝６ａ 、６ｂ
内にポリシリコンを充填させる。そして、基板表面のボ
１７シリコン層をドライエツチングにより除去して平坦
化し、Ｕ溝６ａ、６ｂ内にポリシリコン８が残るように
する。
そ引から、熱酸化を行なってＵ溝内のポリシリコン８０
表面を酸化させて内部のポリシリコンを７０−ティング
状態にさせるわけであるが、この実施例では、その前に
Ｕ溝内のポリシリコン８にＰ型不純物をイオン打込みに
より打ち込んで拡散させ、ポリシリコン８が適当なシー
ト抵抗値を有するようにする。そして、この抵抗化され
たボリン１１コン８の上に酸化膜９を形成して第２図の
状態となる。第２図の状態の稜は、例えばＳｉ、Ｎ、膜
５を除去してからベース領域となるべき部分にホトレジ
スト等をマスクにして選択的にＰ型不純物のイオン打込
みを行ない、次にエミッタ領域となる部分和選択的ＫＮ
型不純物のイオン打込みを行なう。そしてｔ最後にコレ
クタの引出し口となる部分にＮｐ不純物のイオン打込み
を行なってから、熱処理を施して、上記不純物を同時に
熱拡散させてベース用Ｐ＋鳳拡散層１０とエミ−）４用
Ｎ＋童拡散層１１およびコレクタ引出し口となるＮ＋型
型数散層１２形成する。それから、基板表面全体１ｃＰ
ＳＧ膜（リン・シリコン・ガラス膜）のような層間絶縁
膜１３をＣＶＤ法等和より形成し、ホトレジストをマス
クにしてベース、エミッタおよびコレクタの各電極部の
コンタクトホール１４ａ〜１４ｃを形成するとともＶＣ
，上記素子分離領域のＵ溝りａ内のポリシリコン抵抗に
対するコンタクトホール１４ｄを形成して第３図の状態
となる。
表面を酸化させて内部のポリシリコンを７０−ティング
状態にさせるわけであるが、この実施例では、その前に
Ｕ溝内のポリシリコン８にＰ型不純物をイオン打込みに
より打ち込んで拡散させ、ポリシリコン８が適当なシー
ト抵抗値を有するようにする。そして、この抵抗化され
たボリン１１コン８の上に酸化膜９を形成して第２図の
状態となる。第２図の状態の稜は、例えばＳｉ、Ｎ、膜
５を除去してからベース領域となるべき部分にホトレジ
スト等をマスクにして選択的にＰ型不純物のイオン打込
みを行ない、次にエミッタ領域となる部分和選択的ＫＮ
型不純物のイオン打込みを行なう。そしてｔ最後にコレ
クタの引出し口となる部分にＮｐ不純物のイオン打込み
を行なってから、熱処理を施して、上記不純物を同時に
熱拡散させてベース用Ｐ＋鳳拡散層１０とエミ−）４用
Ｎ＋童拡散層１１およびコレクタ引出し口となるＮ＋型
型数散層１２形成する。それから、基板表面全体１ｃＰ
ＳＧ膜（リン・シリコン・ガラス膜）のような層間絶縁
膜１３をＣＶＤ法等和より形成し、ホトレジストをマス
クにしてベース、エミッタおよびコレクタの各電極部の
コンタクトホール１４ａ〜１４ｃを形成するとともＶＣ
，上記素子分離領域のＵ溝りａ内のポリシリコン抵抗に
対するコンタクトホール１４ｄを形成して第３図の状態
となる。
その後は、基板全面にアルミニウム等の配線材料を蒸着
してからホトエツチングによりアルミ電極およびアルミ
配線を形成し、その上にパｙシヘーション膜を形成する
ことにより完成状態にされる。
してからホトエツチングによりアルミ電極およびアルミ
配線を形成し、その上にパｙシヘーション膜を形成する
ことにより完成状態にされる。
上記抵抗の端子となる電極を設けるためのコンタクトホ
ール１４ｄはＵ溝６ｂ上に形成してもよい。
ール１４ｄはＵ溝６ｂ上に形成してもよい。
上記実施例におけるＵ溝６ａは、ＬＳＩを構成するトラ
ンジスタをきっちりと詰めてレイアウトすればすべて連
続的に形成されるが、実際には、配線領域を確保したり
、Ｕ溝の形成に伴なう結晶欠陥の発生による歩溜まりの
低下を避けるため、適尚ＶｃＵ溝の間隔をあける必要が
ある。そのため、上記実施例のように、Ｕ溝内のポリシ
リコン８全体に対して不純物をドープして抵抗化し、適
当な位置に端子を設けて抵抗として使用する場合にも、
第４図に示すような各Ｕ溝分離領域の島Ｂごとに一つの
抵抗を設けることができる・従りて−Ｕ＃Ｉに囲まれた
活性領域の表面に拡散層で抵抗を形成する場合には全く
素子として利用されない部分を抵抗素子領域として使用
できるようＫなるので、抵抗の占有面積を減少させ、チ
ップサイズを減少させることができる。しかも、上記抵
抗を１例えば第５図に示すようなＥＣＬ （エミッタ・
カシプルド・ロジック）回路からなる論理ＬＳＩ［おけ
ル差動型トランジスタＱｌ−Ｑｌｅのコレクタ抵抗ＲＩ
、Ｒ１等として使用すると、拡散抵抗を用いる場合に
比べてトランジスタＱｔ、Ｑ＊のコレクタ近傍に抵抗Ｒ
，，Ｒ，の端子を形成してその配線の長さを短くするこ
とができる。そのためへ配線容量が減少し、しかもＵ＃
１内のポリシリコンの電位がフローティングになってい
るためＵ溝内の抵抗の寄生容量が基板上の拡散抵抗に比
べて小さくなるため寄生容量による信号の遅延も減少さ
せることができるようになる。
ンジスタをきっちりと詰めてレイアウトすればすべて連
続的に形成されるが、実際には、配線領域を確保したり
、Ｕ溝の形成に伴なう結晶欠陥の発生による歩溜まりの
低下を避けるため、適尚ＶｃＵ溝の間隔をあける必要が
ある。そのため、上記実施例のように、Ｕ溝内のポリシ
リコン８全体に対して不純物をドープして抵抗化し、適
当な位置に端子を設けて抵抗として使用する場合にも、
第４図に示すような各Ｕ溝分離領域の島Ｂごとに一つの
抵抗を設けることができる・従りて−Ｕ＃Ｉに囲まれた
活性領域の表面に拡散層で抵抗を形成する場合には全く
素子として利用されない部分を抵抗素子領域として使用
できるようＫなるので、抵抗の占有面積を減少させ、チ
ップサイズを減少させることができる。しかも、上記抵
抗を１例えば第５図に示すようなＥＣＬ （エミッタ・
カシプルド・ロジック）回路からなる論理ＬＳＩ［おけ
ル差動型トランジスタＱｌ−Ｑｌｅのコレクタ抵抗ＲＩ
、Ｒ１等として使用すると、拡散抵抗を用いる場合に
比べてトランジスタＱｔ、Ｑ＊のコレクタ近傍に抵抗Ｒ
，，Ｒ，の端子を形成してその配線の長さを短くするこ
とができる。そのためへ配線容量が減少し、しかもＵ＃
１内のポリシリコンの電位がフローティングになってい
るためＵ溝内の抵抗の寄生容量が基板上の拡散抵抗に比
べて小さくなるため寄生容量による信号の遅延も減少さ
せることができるようになる。
また、上記実施例では、すべてのＵ＃ｌ内のポリシリコ
ン８に対して不純物をドープして抵抗化させているが、
適当なマスクを用いて、必要な部分にのみ選択的に不純
物をドープして抵抗として利用するようにしてもよい。
ン８に対して不純物をドープして抵抗化させているが、
適当なマスクを用いて、必要な部分にのみ選択的に不純
物をドープして抵抗として利用するようにしてもよい。
このようにすれば、同一のＵ溝の島ＢＫ対して複数個の
抵抗を設けることができ、１だ、上記実施例のものに比
べて抵抗値の設定が容易となる。
抵抗を設けることができ、１だ、上記実施例のものに比
べて抵抗値の設定が容易となる。
さらに、上記実施例では、Ｕ溝内のポリシリコン８に打
ち込んだ不純物の拡散深さの制御が比較的難しいため、
その分抵抗値の正確な設定が困難であるが、上記実施例
におけるメンドープポリン＋１コン８の代わりに、予め
例えばＮ型不純物を低濃度に含むボリン１１コンをＣＶ
Ｄ法に工り［１＠内に充填させておいて、Ｐ型不純物を
表面に打ち込んで拡散させることにより、拡散深さの制
御性を向上させ、抵抗値の精度の高い抵抗を形成させる
こともできる。
ち込んだ不純物の拡散深さの制御が比較的難しいため、
その分抵抗値の正確な設定が困難であるが、上記実施例
におけるメンドープポリン＋１コン８の代わりに、予め
例えばＮ型不純物を低濃度に含むボリン１１コンをＣＶ
Ｄ法に工り［１＠内に充填させておいて、Ｐ型不純物を
表面に打ち込んで拡散させることにより、拡散深さの制
御性を向上させ、抵抗値の精度の高い抵抗を形成させる
こともできる。
なお、上記実施例におけるベース、エミッタおよびコレ
クタ引出し口の形成方法は上記実施例の方法もしくは順
序に限定されるものではなく、例えば、コレクタ引出し
口部のイオン打込みおよびその熱処理を行なってコレク
タ引出し口（Ｎ＋型型数散層１２を形成してから、ベー
ス領域およびエミッタ領域を形成してもよい。また１エ
ミッタ領域あるいはコレクタ引出し口は、その表面に予
めポリシリコン層を形成しておかて、このポリシリコン
層へ不純物をイオン打込みして、ポリシリコン層からの
拡散によって形成するようにしてもよい。さらに、＃記
Ｕ＃ｌｓａ、６ｂの内側に形成される絶縁膜７は、酸化
膜−窒化膜一酸化膜の三層構造とするよう和してもよい
。
クタ引出し口の形成方法は上記実施例の方法もしくは順
序に限定されるものではなく、例えば、コレクタ引出し
口部のイオン打込みおよびその熱処理を行なってコレク
タ引出し口（Ｎ＋型型数散層１２を形成してから、ベー
ス領域およびエミッタ領域を形成してもよい。また１エ
ミッタ領域あるいはコレクタ引出し口は、その表面に予
めポリシリコン層を形成しておかて、このポリシリコン
層へ不純物をイオン打込みして、ポリシリコン層からの
拡散によって形成するようにしてもよい。さらに、＃記
Ｕ＃ｌｓａ、６ｂの内側に形成される絶縁膜７は、酸化
膜−窒化膜一酸化膜の三層構造とするよう和してもよい
。
また、回路を構成するすべての抵抗なＵ溝内のポリシリ
コンを用りて形成するのではなく、基板表面に形成した
拡散抵抗と混在させることも可能でおる。
コンを用りて形成するのではなく、基板表面に形成した
拡散抵抗と混在させることも可能でおる。
（１）Ｕ溝分離法を用いて素子間分離を行なうようにし
た半導体集積回路装置において、Ｕ溝内に充填されたポ
リシリコンに不純物をドープして抵抗として使用するよ
うにしたので、従来素子領域として利用されていなかっ
た部分に比較的大きな占有面積を必要とする抵抗を形成
することができるという作用により、抵抗の占有面積が
減少され回路の集積度が向上されるという効果がある。
た半導体集積回路装置において、Ｕ溝内に充填されたポ
リシリコンに不純物をドープして抵抗として使用するよ
うにしたので、従来素子領域として利用されていなかっ
た部分に比較的大きな占有面積を必要とする抵抗を形成
することができるという作用により、抵抗の占有面積が
減少され回路の集積度が向上されるという効果がある。
αυ
（２） Ｕ溝分離法を用いて素子間分離を行なうように
した半導体集積回路装置において、Ｕ溝内に充填された
ポリシリコンに不純物をドープして抵抗として使用する
ようにしたので一接続されるべき能動素子（トランジス
タ）の近傍に抵抗を形成することができるという作用に
より、配線長が短くなってその分配線容量が減少して信
号の遅延が減少される。
した半導体集積回路装置において、Ｕ溝内に充填された
ポリシリコンに不純物をドープして抵抗として使用する
ようにしたので一接続されるべき能動素子（トランジス
タ）の近傍に抵抗を形成することができるという作用に
より、配線長が短くなってその分配線容量が減少して信
号の遅延が減少される。
（３） Ｕ溝分離法を用いて素子間分離を行なうように
した半導体集積回路装置において・Ｕ溝内に充填された
ポリシリコンに不純物をドープして抵抗として使用する
ようにしたので、抵抗が形成されたポリシリコンの電位
がフローティングにされているという作用により、基板
表面の拡散抵抗に比べて容生容量が小さくなって信号の
遅延が減少されるという効果がある。
した半導体集積回路装置において・Ｕ溝内に充填された
ポリシリコンに不純物をドープして抵抗として使用する
ようにしたので、抵抗が形成されたポリシリコンの電位
がフローティングにされているという作用により、基板
表面の拡散抵抗に比べて容生容量が小さくなって信号の
遅延が減少されるという効果がある。
（４）Ｕ溝内のポリシリコンを予め？ｌ！１度の低いＮ
型に形成し、その表面ＫＰ型の不純物をドープして抵抗
を形成したので、拡散深さの制御性が良くなるという作
用により、抵抗値の精度の高い抵抗をａり 形成することができるという効果がある。
型に形成し、その表面ＫＰ型の不純物をドープして抵抗
を形成したので、拡散深さの制御性が良くなるという作
用により、抵抗値の精度の高い抵抗をａり 形成することができるという効果がある。
以上本発明者によってなさねた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例ｋｃ限定され
るものではなく、その要旨を逸脱しない範凹で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例ｋｃ限定され
るものではなく、その要旨を逸脱しない範凹で種々変更
可能であることはいうまでもない。
例えば・上記実施例においてはＵ＃＃分離法を用いて素
子間分離が行なわれるようにされたものに適用した場合
が説明されているが、Ｕ溝分離法に限らず例えば■溝分
離法のように溝を掘って半導体材料を充填し分離領域と
するすべての分離技術に適用できるものである。
子間分離が行なわれるようにされたものに適用した場合
が説明されているが、Ｕ溝分離法に限らず例えば■溝分
離法のように溝を掘って半導体材料を充填し分離領域と
するすべての分離技術に適用できるものである。
以上の説明では主として本発明者にＬってなさり、た発
明をその背景となった利用分野であるバイポーラ論理Ｌ
ＳＩについて説明したが、そｈに限定されるものではな
く、たとえば、ＭＯ８集積回路などにも適用できる。
明をその背景となった利用分野であるバイポーラ論理Ｌ
ＳＩについて説明したが、そｈに限定されるものではな
く、たとえば、ＭＯ８集積回路などにも適用できる。
第１図〜−３３図は本う６明をバイポーラ集積回路に適
用した場合ａ）−実施例を製造工程順に示す半導体基板
の要部断面図、 第４図はその平面説明図、 第５図は本発明が適用される半導体集積回路における回
路の一例を示す回路図である。 １・・・半導体基板、２・・・Ｎ＋埋込層、３・・・エ
ピタキシャル層、６ａ、６ｂ・・・Ｕ＃４！、７・・・
絶縁膜、８・・・ポリシリコン、９・・・酸化膜、１３
・・・層間絶縁膜。 第 １ 図 第 ２ 図 ２ ／ 第 ３ 図 第 ４ 図
用した場合ａ）−実施例を製造工程順に示す半導体基板
の要部断面図、 第４図はその平面説明図、 第５図は本発明が適用される半導体集積回路における回
路の一例を示す回路図である。 １・・・半導体基板、２・・・Ｎ＋埋込層、３・・・エ
ピタキシャル層、６ａ、６ｂ・・・Ｕ＃４！、７・・・
絶縁膜、８・・・ポリシリコン、９・・・酸化膜、１３
・・・層間絶縁膜。 第 １ 図 第 ２ 図 ２ ／ 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成される能動素子の活性領域間に
溝が形成され、この溝の内側に絶縁膜が形成され、さら
にその内部に半導体材料が充填されて素子分離領域が構
成されるとともに、この素子分離領域内の半導体を用い
て回路を構成する素子が形成されてなることを特徴とす
る半導体集積回路。 ２、上記分離領域部の溝の中に半導体材料としてポリシ
リコンが充填され、このポリシリコンに不純物を含ませ
ることにより抵抗が形成されるようにされたことを特徴
とする特許請求の範囲第１項記載の半導体装置。 ８、上記素子分離用溝内のポリシリコンに対し、選択的
に不純物が注入されることにエリ抵抗が形成されるよう
処されてなることを特徴とする特許請求の範囲第２項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16498283A JPS6057949A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16498283A JPS6057949A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057949A true JPS6057949A (ja) | 1985-04-03 |
Family
ID=15803581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16498283A Pending JPS6057949A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057949A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| US5034341A (en) * | 1988-03-08 | 1991-07-23 | Oki Electric Industry Co., Ltd. | Method of making a memory cell array structure |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| KR100621764B1 (ko) * | 2000-07-05 | 2006-09-07 | 삼성전자주식회사 | 반도체소자의 부하저항 형성방법 |
-
1983
- 1983-09-09 JP JP16498283A patent/JPS6057949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| US5034341A (en) * | 1988-03-08 | 1991-07-23 | Oki Electric Industry Co., Ltd. | Method of making a memory cell array structure |
| JPH07273288A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| KR100621764B1 (ko) * | 2000-07-05 | 2006-09-07 | 삼성전자주식회사 | 반도체소자의 부하저항 형성방법 |
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