KR100646960B1 - 플래쉬 메모리소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막 및 유전체막을 순차적으로 형성하는 단계, 상기 유전체막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계, 상기 결과물에 콘트롤 게이트전극용 제2 폴리실리콘막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계, 상기 결과물에 금속 실리사이드막, 반사방지막 및 층간 절연막을 순차적으로 형성한 후 금속실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계 및 상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함한다. 따라서 단층 또는 이층의 하부막질 즉, ONO 유전체막 또는 ONO유전체막 및 폴리실리콘막에 대한 포토레지스트 패턴의 디스토션은 감소하게 됨으로써, 플로팅게이트전극을 노출시키기 위해 형성하고자 하는 금속배선의 패턴을 변화를 방지한다.

금속배선, 플로팅게이트 전극

Description

플래쉬 메모리소자의 금속배선 형성방법{Method of forming metal line in flash memory devices}

도 1 내지 도 4는 본 발명의 바람직한 제1 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 설명하기 위한 단면도들이고,

도 5 내지 도 8은 본 발명의 바람직한 제2 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 설명하기 위한 단면도들이고,

도 9 내지 도 11은 본 발명의 바람직한 제3 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체 기판 12: 터널 산화막

14; 제1 폴리실리콘막 16: ONO 유전체막

18: 커버 폴리실리콘막 20: 제2 폴리 실리콘막

22: 텅스텐 실리사이드막 24; 반사방지막

26: 층간 절연막 28a, 28b, 28c: 금속배선

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것이다.

플래쉬 메모리소자의 게이트 전극 형성에 있어서, 플로팅 게이트전극용 제1 폴리실리콘막, ONO 유전체막, 콘트롤 게이트전극용 제2 폴리실리콘막, 텅스텐 실리사이드막 및 반사방지막을 순차적으로 형성한 후, 제1 폴리실리콘막이 노출되도록 패터닝하여 금속물질을 매립함으로써, 플로팅 게이트전극을 외부배선과 접촉하도록 하는 금속배선을 형성하는 공정을 진행한다.

한편, 상기 제1 폴리실리콘막의 노출을 위한 패터닝 공정시 식각마스크로 포토레지스트 패턴을 사용한다.

그러나 이 포토레지스트 패턴은 디스토션(distortion)이 발생되는 데, 상기와 같은 다층의 하부막질 즉, 반사방지막, 콘트롤게이트 전극용 제2 폴리 실리콘막 및 ONO 유전체막등에 대한 포토레지스트 패턴의 디스토션은 형성하고자 하는 금속배선의 패턴을 변화시키게 된다.

따라서 변화된 패턴은 소자 특성을 열화시키고 수율의 감소를 가져오는 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 플로팅 게이트전극을 외부배선과 접촉하도록 하는 금속배선 형성 공정시 원하는 금속배선을 형성하도록 하는 플래쉬 메모리소자의 금속배선 형성방법을 제공함에 있다.

상술한 문제점을 해결하기 위한 본 발명의 사상은 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막 및 유전체막을 순차적으로 형성하는 단계, 상기 유전체막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계, 상기 결과물에 콘트롤 게이트전극용 제2 폴리실리콘막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계, 상기 결과물에 금속 실리사이드막, 반사방지막 및 층간 절연막을 순차적으로 형성한 후 금속실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계, 상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함한다.

상기 금속배선은 상기 금속 실리사이드막과 접촉된 플로팅 게이트전극용 제1 폴리실리콘막을 노출시키도록 하기 위해 형성하는 것이 바람직하다.

본 발명의 또 다른 사상은 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막, 유전체막 및 커버 폴리실리콘막을 순차적으로 형성하는 단계, 상기 유전체막 및 커버 폴리실리콘막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계, 상기 결과물에 콘트롤 게이트전극용 제2 폴리실리콘막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계, 상기 결과물에 금속 실리사이드막, 반사방지막 및 층간 절연막을 순차적으로 형성한 후 금속 실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계 및 상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함한다.

상기 금속배선은 상기 금속 실리사이드막 및 제2 폴리실리콘막과 접촉된 제1 폴리실리콘막을 노출시키도록 하기 위해 형성하는 것이 바람직하고, 상기 커버 폴리실리콘막은 하부의 유전체막이 이후 증착되는 상기 제2 폴리실리콘막, 반사방지막 및 층간절연막들로부터 보호되기 위해 형성하는 것이 바람직하다.

본 발명의 또 다른 사상은 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막, 유전체막 및 콘트롤 게이트 전극용 제2 폴리실리콘막 순차적으로 형성하는 단계, 상기 유전체막 및 콘트롤 게이트전극용 제2 폴리실리콘막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계, 상기 결과물에 금속 실리사이드막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계, 상기 결과물에 반사방지막 및 층간 절연막을 순차적으로 형성한 후 상기 금속 실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계 및 상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함한다.

상기 금속배선은 상기 금속 실리사이드막 및 제2 폴리실리콘막과 접촉된 플로팅 게이트전극용 제1 폴리실리콘막을 노출시키도록 하기 위해 형성하는 것이 바람직하다.

도 1 내지 도 4는 본 발명의 바람직한 제1 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 설명하기 위한 단면도들이고, 도 5 내지 도 8은 본 발명의 바람 직한 제2 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 설명하기 위한 단면도들이고, 도 9 내지 도 11은 본 발명의 바람직한 제3 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.

우선, 본 발명의 바람직한 제1 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 도 1 내지 도 4에 도시된 단면도들을 참조하여 설명하고자 한다.

도 1을 참조하면, 반도체 기판(10)에 터널 산화막(12), 제1 폴리 실리콘막(14), ONO 유전체막(16) 및 커버 폴리실리콘막(18)을 순차적으로 형성한다. 한편, 이 반도체 기판(10)은 소자 분리막(STI)이 형성되어 있다. 이 커버 폴리실리콘막(18)은 하부의 ONO 유전체막(16)이 이후 증착되는 막질들로부터 보호되기 위해 형성한다.

도 2를 참조하면, 상기 결과물의 소정영역 상에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 커버 폴리실리콘막(18) 및 ONO 유전체막(16)을 식각하여 제1 폴리실리콘막(14)을 노출한다. 이 제1 폴리실리콘막(14)은 플래쉬 메모리소자의 플로팅게이트 전극으로 사용되므로, 이 제1 폴리실리콘막(14)을 외부 배선들과 연결하기 위해 사진식각공정으로 노출시킨다.

이어서, 제1 폴리실리콘막을 노출하기 위해 형성된 포토레지스트 패턴(미도시)은 제거한다.

도 3을 참조하면, 제1 폴리실리콘막(14)이 노출된 상기 결과물 전면에 제2 폴리 실리콘막(20)을 형성한다. 이 제2 폴리 실리콘막(20)은 노출된 제1 폴리 실리콘막과 접촉하게 된다.

도 4를 참조하면, 제2 폴리실리콘막(20)이 형성된 결과물 전면에 텅스텐 실리사이드막(22), 반사방지막(24) 및 층간 절연막(26)을 순차적으로 형성한다. 이어서, 이 층간 절연막(26)의 상부 소정영역에 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 층간 절연막(26), 반사 방지막(24)을 식각하여 텅스텐 실리사이드막(22)이 노출되도록 하는 금속배선 트렌치(미도시)를 형성한다.

이 노출된 금속배선 트렌치에 금속물질을 매립하여, 플로팅 게이트 전극용 제1 폴리실리콘막(14)을 외부 배선들과 연결하는 금속배선(28a)을 형성함으로써, 본 공정을 완료한다.

한편, 본 발명의 바람직한 제2 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 도 5 내지 도 8에 도시된 단면도들을 참조하여 설명하고자 한다.

도 5를 참조하면, 반도체 기판(10)에 터널 산화막(12), 제1 폴리실리콘막(14), ONO 유전체막(16) 및 제2 폴리실리콘막(20)을 순차적으로 형성한다. 이 반도체 기판(10) 또한 소자분리막(STI)이 형성되어 있다.

도 6을 참조하면, 상기 결과물의 소정영역 상에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 제2 폴리실리콘막(20) 및 ONO 유전체막(16)을 식각하고 이로써, 제1 폴리실리콘막(14)이 노출된다. 상기 제1 실시예와 마찬가지로 제1 폴리실리콘막(14)은 플래쉬 메모리소자의 플로팅 게이트전극으로 사용되고, 이를 외부배선들과 연결하기 위해 노출시킨다. 이어서, 포토레지스트 패턴(미도시)을 제거한다.

도 7을 참조하면, 제1 폴리실리콘막(14)이 노출된 결과물 전면에 텅스텐 실 리사이드막(22)을 형성한다. 이 텅스텐 실리사이드막(22)은 노출된 제1 폴리실리콘막(14)과 접촉한다.

도 8을 참조하면, 텅스텐 실리사이드막(22)이 형성된 결과물 전면에 반사방지막(24) 및 층간절연막(26)을 순차적으로 형성한다. 이어서, 층간절연막(26) 상부소정 영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 층간 절연막(26) 및 반사방지막(24)을 식각하여 텅스텐 실리사이드막(22)이 노출되도록 하는 금속배선 트렌치(미도시)를 형성한다.

이 금속배선 트렌치(미도시)에 금속물질을 매립하여 플로팅 게이트 전극용 제1 폴리실리콘막을 외부 배선들과 연결하는 금속배선을 형성함으로써, 본 공정을 완료한다.

또한, 본 발명의 바람직한 제3 실시예인 플래쉬 메모리소자의 금속배선 형성방법을 도 9 내지 도 11에 도시된 단면도들을 참조하여 설명하고자 한다.

도 9를 참조하면, 반도체 기판(10)에 터널 산화막(12), 제1 폴리 실리콘막(14) 및 ONO 유전체막(16)을 순차적으로 형성한다. 상기 결과물의 소정영역 상에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 ONO 유전체막(16)을 식각하여 제1 폴리실리콘막(14)을 노출한다. 이어서, 제1 폴리실리콘막을 노출하기 위해 형성된 포토레지스트 패턴(미도시)은 제거한다. 제1 폴리실리콘막(14)이 노출된 상기 결과물 전면에 제2 폴리 실리콘막(20)을 형성한다. 이 제2 폴리 실리콘막(20)은 노출된 제1 폴리 실리콘막(16)과 접촉하게 된다.

도 10을 참조하면, 제2 폴리실리콘막(20)이 형성된 결과물 전면에 텅스텐 실 리사이드막(22)을 형성한다. 제2 실시예와 마찬가지로 텅스텐 실리사이드막은 노출된 제1 폴리실리콘막(14)과 접촉한다.

도 11을 참조하면, 제2 실시예와 마찬가지로 텅스텐 실리사이드막(22)이 형성된 결과물에 반사방지막(24) 및 층간 절연막(26)을 순차적으로 형성한 후, 텅스텐 실리사이드막(22)이 노출되도록 패터닝하여 금속배선 트렌치(미도시)를 형성한다.

이 금속배선 트렌치(미도시)에 금속물질을 매립하여 플로팅 게이트 전극용 제1 폴리실리콘막을 외부 배선들과 연결하는 금속배선(28a)을 형성함으로써, 본 공정을 완료한다.

본 발명에 의하면, 단층 또는 이층의 하부막질 즉, ONO 유전체막 또는 ONO유전체막 및 폴리실리콘막에 대한 포토레지스트 패턴의 디스토션은 감소하게 됨으로써, 플로팅게이트전극을 노출시키기 위해 형성하고자 하는 금속배선의 패턴을 변화를 방지할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 단층 또는 이층의 하부막질 즉, ONO 유전체막 또는 ONO유전체막 및 폴리실리콘막에 대한 포토레지스트 패턴의 디스토션은 감소하게 됨으로써, 플로팅게이트전극을 노출시키기 위해 형성하고자 하는 금속배선의 패턴을 변화를 방지할 수 있게 되는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기 술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (7)

1. 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막 및 유전체막을 순차적으로 형성하는 단계;

   상기 유전체막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계;

   상기 결과물에 콘트롤 게이트전극용 제2 폴리실리콘막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계;

   상기 결과물에 금속 실리사이드막, 반사방지막 및 층간 절연막을 순차적으로 형성한 후 금속실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계; 및

   상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함하는 플래쉬 메모리소자의 금속배선 형성방법.
2. 삭제
3. 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막, 유전체막 및 커버 폴리실리콘막을 순차적으로 형성하는 단계;

   상기 유전체막 및 커버 폴리실리콘막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계;

   상기 결과물에 콘트롤 게이트전극용 제2 폴리실리콘막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계;

   상기 결과물에 금속 실리사이드막, 반사방지막 및 층간 절연막을 순차적으로 형성한 후 금속 실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계; 및

   상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함하는 플래쉬 메모리소자의 금속배선 형성방법.
4. 삭제
5. 제3 항에 있어서, 상기 커버 폴리실리콘막은

   하부의 유전체막이 이후 증착되는 상기 제2 폴리실리콘막, 반사방지막 및 층간절연막들로부터 보호하기 위해 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 금속배선 형성방법.
6. 반도체기판에 터널 산화막, 플로팅 게이트전극용 제1 폴리실리콘막, 유전체막 및 콘트롤 게이트 전극용 제2 폴리실리콘막 순차적으로 형성하는 단계;

   상기 유전체막 및 콘트롤 게이트전극용 제2 폴리실리콘막을 패터닝하여 플로팅 게이트전극용 제1 폴리실리콘막이 노출되도록 하는 단계;

   상기 결과물에 금속 실리사이드막을 형성하여 상기 노출된 제1 폴리실리콘막과 접촉하는 단계;

   상기 결과물에 반사방지막 및 층간 절연막을 순차적으로 형성한 후 상기 금속 실리사이드막이 노출되도록 패터닝하여 금속배선 트렌치를 형성하는 단계; 및

   상기 금속배선 트렌치에 금속물질을 매립하여 금속배선을 형성하는 단계를 포함하는 플래쉬 메모리소자의 금속배선 형성방법.
7. 삭제

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