JP3246806B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものであり、特にスタックゲートのエッチン
グ方法に関する。
法に関するものであり、特にスタックゲートのエッチン
グ方法に関する。
【０００２】
【従来の技術】一般に、ＥＰＲＯＭ，ＦＬＡＳＨメモリ
等の半導体記憶装置では、メモリセルを構成するメモリ
セル領域とその周辺部に周辺トランジスタ領域が設けら
れる。メモリセル領域と周辺トランジスタ領域における
スタックゲートの形成方法には以下のような方法があっ
た。
等の半導体記憶装置では、メモリセルを構成するメモリ
セル領域とその周辺部に周辺トランジスタ領域が設けら
れる。メモリセル領域と周辺トランジスタ領域における
スタックゲートの形成方法には以下のような方法があっ
た。
【０００３】第１の製法を図４に示す。まず、図４Ａに
示すように、基板全面にシリコン酸化膜９を形成する。
メモリセル領域Ｍ１にポリシリコン層４を形成する。シ
リコン酸化膜４上に層間絶縁膜７を形成する。この状態
から、全面にポリサイド層６を形成する。つぎに、メモ
リセル領域Ｍ１については、選択的にホトレジスト３１
で覆い、周辺トランジスタ領域Ｍ２については全面をホ
トレジスト３２で覆う。この状態で、エッチングして、
ポリシリコン層４、層間絶縁膜７、およびポリサイド層
６を成形する。これにより、メモリセル領域Ｍ１にフロ
ーティングゲート１４、層間絶縁膜１７およびコントロ
ールゲート電極１６を備えたスタックゲート１３が形成
される。
示すように、基板全面にシリコン酸化膜９を形成する。
メモリセル領域Ｍ１にポリシリコン層４を形成する。シ
リコン酸化膜４上に層間絶縁膜７を形成する。この状態
から、全面にポリサイド層６を形成する。つぎに、メモ
リセル領域Ｍ１については、選択的にホトレジスト３１
で覆い、周辺トランジスタ領域Ｍ２については全面をホ
トレジスト３２で覆う。この状態で、エッチングして、
ポリシリコン層４、層間絶縁膜７、およびポリサイド層
６を成形する。これにより、メモリセル領域Ｍ１にフロ
ーティングゲート１４、層間絶縁膜１７およびコントロ
ールゲート電極１６を備えたスタックゲート１３が形成
される。
【０００４】つぎに、ホトレジスト３１、３２を除去し
た後、図４Ｂに示すように、周辺トランジスタ領域Ｍ２
を選択的にホトレジスト４２で覆い、メモリセル領域Ｍ
１については全面をホトレジスト４１で覆う。この状態
で、エッチングし、ポリサイド層６を成形し、メモリセ
ル領域Ｍ２にスタックゲートを形成する。
た後、図４Ｂに示すように、周辺トランジスタ領域Ｍ２
を選択的にホトレジスト４２で覆い、メモリセル領域Ｍ
１については全面をホトレジスト４１で覆う。この状態
で、エッチングし、ポリサイド層６を成形し、メモリセ
ル領域Ｍ２にスタックゲートを形成する。
【０００５】このように、第１の方法では、メモリセル
領域Ｍ１と周辺トランジスタ領域Ｍ２とを別々にエッチ
ングすることにより、層厚の異なるスタックゲートを形
成していた。
領域Ｍ１と周辺トランジスタ領域Ｍ２とを別々にエッチ
ングすることにより、層厚の異なるスタックゲートを形
成していた。
【０００６】図５に、第２の方法を示す。まず、図５Ａ
に示すように、基板全面にシリコン酸化膜９を形成す
る。メモリセル領域Ｍ１にポリシリコン層４を形成す
る。シリコン酸化膜４上に層間絶縁膜７を形成する。こ
の状態から、全面にポリサイド層６を形成する。ここま
では、第１の方法と同じである。この状態から、メモリ
セル領域Ｍ１、周辺トランジスタ領域Ｍ２ともに、選択
的にホトレジスト１１、１２で覆う。この状態で、エッ
チングして、ポリサイド層６を成形する。これにより、
メモリセル領域Ｍ１にコントロールゲート電極１６が形
成され、周辺トランジスタ領域Ｍ２のスタックゲート２
８が形成される。
に示すように、基板全面にシリコン酸化膜９を形成す
る。メモリセル領域Ｍ１にポリシリコン層４を形成す
る。シリコン酸化膜４上に層間絶縁膜７を形成する。こ
の状態から、全面にポリサイド層６を形成する。ここま
では、第１の方法と同じである。この状態から、メモリ
セル領域Ｍ１、周辺トランジスタ領域Ｍ２ともに、選択
的にホトレジスト１１、１２で覆う。この状態で、エッ
チングして、ポリサイド層６を成形する。これにより、
メモリセル領域Ｍ１にコントロールゲート電極１６が形
成され、周辺トランジスタ領域Ｍ２のスタックゲート２
８が形成される。
【０００７】つぎに、ホトレジスト１１、１２を残した
まま、図５Ｂに示すように、周辺トランジスタ領域Ｍ２
全面をホトレジスト２２で覆う。この状態で、エッチン
グし、ポリシリコン層４、および層間絶縁膜７を成形
し、メモリセル領域Ｍ１にスタックゲートを形成する。
まま、図５Ｂに示すように、周辺トランジスタ領域Ｍ２
全面をホトレジスト２２で覆う。この状態で、エッチン
グし、ポリシリコン層４、および層間絶縁膜７を成形
し、メモリセル領域Ｍ１にスタックゲートを形成する。
【０００８】このように、第２の方法では、メモリセル
領域Ｍ１と周辺トランジスタ領域Ｍ２との共通の層をま
ずエッチングし、その後、層厚の厚い領域だけさらにエ
ッチングして、スタックゲートを形成していた。
領域Ｍ１と周辺トランジスタ領域Ｍ２との共通の層をま
ずエッチングし、その後、層厚の厚い領域だけさらにエ
ッチングして、スタックゲートを形成していた。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ようなスタックゲートの製法においては、次のような問
題があった。
ようなスタックゲートの製法においては、次のような問
題があった。
【００１０】一般に、エッチングが終了したか否かを判
定については、エッチング工程において生成されるエッ
チング生成物発生量の変化率を監視することにより、行
なっている。しかし、第１の方法では、ポリサイド層６
のエッチングする場合に、メモリセル領域Ｍ１と周辺ト
ランジスタ領域Ｍ２とを別々にエッチングするようにし
ている。したがって、基板全面をエッチングする場合と
比べて、エッチング領域がほぼ半分になり、エッチング
生成物発生量の絶対量が少なくなる。これにより、エッ
チング生成物発生量の変化率が低くなり、エックングの
終点を検出するのが困難である。
定については、エッチング工程において生成されるエッ
チング生成物発生量の変化率を監視することにより、行
なっている。しかし、第１の方法では、ポリサイド層６
のエッチングする場合に、メモリセル領域Ｍ１と周辺ト
ランジスタ領域Ｍ２とを別々にエッチングするようにし
ている。したがって、基板全面をエッチングする場合と
比べて、エッチング領域がほぼ半分になり、エッチング
生成物発生量の絶対量が少なくなる。これにより、エッ
チング生成物発生量の変化率が低くなり、エックングの
終点を検出するのが困難である。
【００１１】また、第２の方法では、つぎのような欠点
があった。この方法では、メモリセル領域Ｍ１をエッチ
ングする際、周辺トランジスタ領域Ｍ２はエッチングさ
れないように保護する必要がある。すなわち、ホトレジ
スト１２の上に、塗り残しが無いようにホトレジスト２
２を塗布する必要がある。一般に、ホトレジストの塗布
は、スピンオフ法にて行なわれる。しかし、数μｍの層
厚のホトレジスト１２がじゃまして、隙間なく新たにホ
トレジストを塗布するのは困難である。
があった。この方法では、メモリセル領域Ｍ１をエッチ
ングする際、周辺トランジスタ領域Ｍ２はエッチングさ
れないように保護する必要がある。すなわち、ホトレジ
スト１２の上に、塗り残しが無いようにホトレジスト２
２を塗布する必要がある。一般に、ホトレジストの塗布
は、スピンオフ法にて行なわれる。しかし、数μｍの層
厚のホトレジスト１２がじゃまして、隙間なく新たにホ
トレジストを塗布するのは困難である。
【００１２】この場合、ホトレジスト２２の厚みを厚く
すれば、塗り残しが無いようにホトレジスト２２を塗布
することができるが、材料および形成工程に時間がかか
る。さらに、第２の方法では、ホトレジスト２２の形成
において露光に失敗した場合、一旦失敗したホトレジス
トをはがす必要がある。しかし失敗したホトレジストを
はがす際、メモリセル領域Ｍ１に既に形成されているホ
トレジスト１１も一緒に剥がれてしまう。この場合、既
に形成されているコントロールゲート電極１６の上に同
じ形状のホトレジストを再生するのは困難である。
すれば、塗り残しが無いようにホトレジスト２２を塗布
することができるが、材料および形成工程に時間がかか
る。さらに、第２の方法では、ホトレジスト２２の形成
において露光に失敗した場合、一旦失敗したホトレジス
トをはがす必要がある。しかし失敗したホトレジストを
はがす際、メモリセル領域Ｍ１に既に形成されているホ
トレジスト１１も一緒に剥がれてしまう。この場合、既
に形成されているコントロールゲート電極１６の上に同
じ形状のホトレジストを再生するのは困難である。
【００１３】この発明は、上記のような問題点を解決
し、エッチングの終点の検出が容易で、かつホトレジス
ト形成に失敗した場合でも、再度レジストを形成するこ
とができる半導体装置の製造方法を提供することを目的
とする。
し、エッチングの終点の検出が容易で、かつホトレジス
ト形成に失敗した場合でも、再度レジストを形成するこ
とができる半導体装置の製造方法を提供することを目的
とする。
【００１４】
【課題を解決するための手段】請求項１の半導体装置の
製造方法においては、半導体基板の第１基板領域上に第
１の層を形成する工程、前記第１の層の上に層間絶縁膜
を形成する行程、前記第１基板領域上および前記第１基
板領域以外の半導体基板領域である第２基板領域上に第
２の層を形成する工程、前記第２の層の上に、ホトレジ
スト以外の材料で構成された第３の層を形成する工程、
前記第３の層を部分的にホトレジストで覆い、前記第３
の層および前記第２の層を選択的にエッチングする工
程、前記ホトレジストを削除するとともに、前記第２基
板領域をホトレジストで覆う工程、選択的にエッチング
された前記第３の層をマスクとして、前記層間絶縁膜お
よび前記第１の層を選択的にエッチングする工程を備
え、前記第３の層は、前記層間絶縁膜および前記第１の
層のエッチング行程中、マスクとして機能する材質で構
成されていることを特徴とする。請求項２の半導体装置
の製造方法においては、半導体基板の第１基板領域上に
第１の層を形成する工程、前記第１の層の上に層間絶縁
膜を形成する行程、前記第１基板領域上および前記第１
基板領域以外の半導体基板領域である第２基板領域上に
第２の層を形成する工程、前記第２の層の上に、ホトレ
ジスト以外の材料で構成された第３の層を形成する工
程、 前記第３の層を部分的にホトレジストで覆い、前
記第３の層および前記第２の層を選択的にエッチングす
る工程、前記ホトレジストを削除するとともに、前記第
２基板領域をホトレジストで覆う工程、選択的にエッチ
ングされた前記第３の層をマスクとして、前記層間絶縁
膜および前記第１の層を選択的にエッチングする工程を
備え、前記第３の層は、前記層間絶縁膜および前記第１
の層のエッチング行程中、マスクとして機能するような
層厚で構成されていることを特徴とする。
製造方法においては、半導体基板の第１基板領域上に第
１の層を形成する工程、前記第１の層の上に層間絶縁膜
を形成する行程、前記第１基板領域上および前記第１基
板領域以外の半導体基板領域である第２基板領域上に第
２の層を形成する工程、前記第２の層の上に、ホトレジ
スト以外の材料で構成された第３の層を形成する工程、
前記第３の層を部分的にホトレジストで覆い、前記第３
の層および前記第２の層を選択的にエッチングする工
程、前記ホトレジストを削除するとともに、前記第２基
板領域をホトレジストで覆う工程、選択的にエッチング
された前記第３の層をマスクとして、前記層間絶縁膜お
よび前記第１の層を選択的にエッチングする工程を備
え、前記第３の層は、前記層間絶縁膜および前記第１の
層のエッチング行程中、マスクとして機能する材質で構
成されていることを特徴とする。請求項２の半導体装置
の製造方法においては、半導体基板の第１基板領域上に
第１の層を形成する工程、前記第１の層の上に層間絶縁
膜を形成する行程、前記第１基板領域上および前記第１
基板領域以外の半導体基板領域である第２基板領域上に
第２の層を形成する工程、前記第２の層の上に、ホトレ
ジスト以外の材料で構成された第３の層を形成する工
程、 前記第３の層を部分的にホトレジストで覆い、前
記第３の層および前記第２の層を選択的にエッチングす
る工程、前記ホトレジストを削除するとともに、前記第
２基板領域をホトレジストで覆う工程、選択的にエッチ
ングされた前記第３の層をマスクとして、前記層間絶縁
膜および前記第１の層を選択的にエッチングする工程を
備え、前記第３の層は、前記層間絶縁膜および前記第１
の層のエッチング行程中、マスクとして機能するような
層厚で構成されていることを特徴とする。
【００１５】
【作用】請求項１の半導体装置の製造方法においては、
前記第２の層の上に、ホトレジスト以外の材料で構成さ
れた第３の層を形成し、前記第３の層を部分的にホトレ
ジストで覆い、前記第２および第３の層を選択的にエッ
チングする。このように、前記第２の層全面を１度にエ
ッチングするので、エッチングの終点の検出が容易であ
る。
前記第２の層の上に、ホトレジスト以外の材料で構成さ
れた第３の層を形成し、前記第３の層を部分的にホトレ
ジストで覆い、前記第２および第３の層を選択的にエッ
チングする。このように、前記第２の層全面を１度にエ
ッチングするので、エッチングの終点の検出が容易であ
る。
【００１６】また、前記第２基板領域をホトレジストで
覆ったのち、前記第３の層および前記第２の層を選択的
にエッチングする。したがって、前記第２基板領域のホ
トレジスト形成に失敗した場合でも、前記第１の層用の
マスクに影響を与えることなく、前記第２基板領域に再
度ホトレジストを形成することができる。また、選択的
にエッチングされた前記第３の層をマスクとして、前記
層間絶縁膜および前記第１の層を選択的にエッチングす
る工程を備え、前記第３の層は、前記層間絶縁膜および
前記第１の層のエッチング行程中、マスクとして機能す
るような層厚で構成されている。これにより、前記第３
の層が、第１の層のエッチング終了までマスクとして機
能する。
覆ったのち、前記第３の層および前記第２の層を選択的
にエッチングする。したがって、前記第２基板領域のホ
トレジスト形成に失敗した場合でも、前記第１の層用の
マスクに影響を与えることなく、前記第２基板領域に再
度ホトレジストを形成することができる。また、選択的
にエッチングされた前記第３の層をマスクとして、前記
層間絶縁膜および前記第１の層を選択的にエッチングす
る工程を備え、前記第３の層は、前記層間絶縁膜および
前記第１の層のエッチング行程中、マスクとして機能す
るような層厚で構成されている。これにより、前記第３
の層が、第１の層のエッチング終了までマスクとして機
能する。
【００１７】請求項２の半導体装置の製造方法において
は、選択的にエッチングされた前記第３の層をマスクと
して、前記層間絶縁膜および前記第１の層を選択的にエ
ッチングする工程を備え、前記第３の層は、前記層間絶
縁膜および前記第１の層のエッチング行程中、マスクと
して機能するような層厚で構成されている。したがっ
て、前記第３の層を第１の層のエッチング終了までマス
クとして機能させることができる。
は、選択的にエッチングされた前記第３の層をマスクと
して、前記層間絶縁膜および前記第１の層を選択的にエ
ッチングする工程を備え、前記第３の層は、前記層間絶
縁膜および前記第１の層のエッチング行程中、マスクと
して機能するような層厚で構成されている。したがっ
て、前記第３の層を第１の層のエッチング終了までマス
クとして機能させることができる。
【００１８】
【実施例】本発明の一実施例について説明する。図１〜
図３に、本発明の一実施例であるＥＰＲＯＭの製造方法
を示す。まず、図１Ａに示すように、ＬＯＣＯＳ法によ
りフィールド酸化層１０１を形成し、素子分離を行う。
つぎに、全面に、１０ｎｍのシリコン酸化膜（Ｓｉ
Ｏ2）を希釈酸化により形成する。これにより、第１基
板領域であるメモリセル領域Ｍ１の素子形成領域１０３
にトンネル酸化膜１８が形成される。また、第２基板領
域である周辺トランジスタ領域Ｍ２の素子形成領域１０
２上がシリコン酸化膜で覆われる。
図３に、本発明の一実施例であるＥＰＲＯＭの製造方法
を示す。まず、図１Ａに示すように、ＬＯＣＯＳ法によ
りフィールド酸化層１０１を形成し、素子分離を行う。
つぎに、全面に、１０ｎｍのシリコン酸化膜（Ｓｉ
Ｏ2）を希釈酸化により形成する。これにより、第１基
板領域であるメモリセル領域Ｍ１の素子形成領域１０３
にトンネル酸化膜１８が形成される。また、第２基板領
域である周辺トランジスタ領域Ｍ２の素子形成領域１０
２上がシリコン酸化膜で覆われる。
【００１９】つぎに、化学気相成長（ＣＶＤ）法を用い
て基板全面に２００ｎｍの厚みで第１の層であるポリシ
リコン層４を形成した後、ホトレジストを用いて、ポリ
シリコン層４を図１Ｂに示すようにエッチングする。
て基板全面に２００ｎｍの厚みで第１の層であるポリシ
リコン層４を形成した後、ホトレジストを用いて、ポリ
シリコン層４を図１Ｂに示すようにエッチングする。
【００２０】この状態で、基板全面に層間絶縁膜１７を
形成した後、ホトレジストを用いて、層間絶縁膜１７を
図１Ｃに示すようにエッチングする。なお、本実施例に
おいては、層間絶縁膜１７は、３０ｎｍのシリコン酸化
膜を希釈酸化により形成した。
形成した後、ホトレジストを用いて、層間絶縁膜１７を
図１Ｃに示すようにエッチングする。なお、本実施例に
おいては、層間絶縁膜１７は、３０ｎｍのシリコン酸化
膜を希釈酸化により形成した。
【００２１】さらに、周辺トランジスタ領域Ｍ２の素子
形成領域１０２上のシリコン酸化膜を除去した後、２５
ｎｍのゲート酸化膜（ＳｉＯ2）８を形成する。
形成領域１０２上のシリコン酸化膜を除去した後、２５
ｎｍのゲート酸化膜（ＳｉＯ2）８を形成する。
【００２２】つぎに、図２Ａに示す様に、ＣＶＤ法を用
いて第２の層であるポリサイド層６を３００ｎｍの厚み
で形成するとともに、第３の層であるシリコン酸化膜
（ＳｉＯ2）２４を１００ｎｍの厚みで形成する。な
お、本実施例においては、ポリサイド層６の形成につい
ては、ポリシリコン層上に、シリサイドとしてタングス
テンシリコン（ＷＳｉ）を用いて形成した。
いて第２の層であるポリサイド層６を３００ｎｍの厚み
で形成するとともに、第３の層であるシリコン酸化膜
（ＳｉＯ2）２４を１００ｎｍの厚みで形成する。な
お、本実施例においては、ポリサイド層６の形成につい
ては、ポリシリコン層上に、シリサイドとしてタングス
テンシリコン（ＷＳｉ）を用いて形成した。
【００２３】その後、図２Ｂに示すように、メモリセル
領域Ｍ１および周辺トランジスタ領域Ｍ２上に、ホトレ
ジスト５１、５２を形成する。そして、ホトレジスト５
１、５２をマスクとしてポリサイド層６およびシリコン
酸化膜２４をエッチングした後、ホトレジスト５１、５
２を取り除く。
領域Ｍ１および周辺トランジスタ領域Ｍ２上に、ホトレ
ジスト５１、５２を形成する。そして、ホトレジスト５
１、５２をマスクとしてポリサイド層６およびシリコン
酸化膜２４をエッチングした後、ホトレジスト５１、５
２を取り除く。
【００２４】これにより、図２Ｃに示す様に、周辺トラ
ンジスタ領域Ｍ２の素子形成領域１０２には、ゲート電
極２６およびシリコン酸化膜２４が形成される。また、
メモリセル領域Ｍ１の素子形成領域１０３にはコントロ
ールゲート電極１６およびシリコン酸化膜２４が形成さ
れる。
ンジスタ領域Ｍ２の素子形成領域１０２には、ゲート電
極２６およびシリコン酸化膜２４が形成される。また、
メモリセル領域Ｍ１の素子形成領域１０３にはコントロ
ールゲート電極１６およびシリコン酸化膜２４が形成さ
れる。
【００２５】つぎに、図３Ａに示すように、周辺トラン
ジスタ領域Ｍ２については全面をホトレジスト３１で覆
う。この状態で、エッチングすることにより、メモリセ
ル領域Ｍ１についてはシリコン酸化膜２４をマスクとし
て、層間絶縁膜１７およびポリシリコン層４が成形され
る（図３Ｂ参照）。これにより、メモリセル領域Ｍ１に
フローティングゲート１４、層間絶縁膜１７およびコン
トロールゲート電極１６を備えたスタックゲート１３が
形成される。
ジスタ領域Ｍ２については全面をホトレジスト３１で覆
う。この状態で、エッチングすることにより、メモリセ
ル領域Ｍ１についてはシリコン酸化膜２４をマスクとし
て、層間絶縁膜１７およびポリシリコン層４が成形され
る（図３Ｂ参照）。これにより、メモリセル領域Ｍ１に
フローティングゲート１４、層間絶縁膜１７およびコン
トロールゲート電極１６を備えたスタックゲート１３が
形成される。
【００２６】本実施例においては、層間絶縁膜１７がシ
リコン酸化膜で構成している為、第３膜と層間絶縁膜１
７のエッチングレートは等しい。
リコン酸化膜で構成している為、第３膜と層間絶縁膜１
７のエッチングレートは等しい。
【００２７】また、ポリシリコン層４のエッチングは、
ＣＦ4ガスを用いた。これにより、ポリシリコン層４と
シリコン酸化膜２４とのエッチングレートは５：１とな
る。
ＣＦ4ガスを用いた。これにより、ポリシリコン層４と
シリコン酸化膜２４とのエッチングレートは５：１とな
る。
【００２８】その後、ホトレジスト３１を除去し、不純
物をイオン注入しソース、ドレイン等を形成し、ＣＶＤ
法を用いて層間絶縁膜（ＢＰＳＧ）を形成し、開口部を
設けて、ソース電極、ドレイン電極等を形成する（図示
せず）。
物をイオン注入しソース、ドレイン等を形成し、ＣＶＤ
法を用いて層間絶縁膜（ＢＰＳＧ）を形成し、開口部を
設けて、ソース電極、ドレイン電極等を形成する（図示
せず）。
【００２９】このように、本実施例においては、シリコ
ン酸化膜２４をシリサイド層６の上に形成しておき、周
辺トランジスタ領域Ｍ２をホトレジスト３１で覆ったの
ち、選択的にエッチングされたシリコン酸化膜２４をマ
スクとして、ポリシリコン層４および層間絶縁膜１７を
選択的にエッチングする。したがって、ホトレジスト３
１の形成において、塗布または露光段階で作業に失敗し
ても、再度ホトレジストを形成することができる。
ン酸化膜２４をシリサイド層６の上に形成しておき、周
辺トランジスタ領域Ｍ２をホトレジスト３１で覆ったの
ち、選択的にエッチングされたシリコン酸化膜２４をマ
スクとして、ポリシリコン層４および層間絶縁膜１７を
選択的にエッチングする。したがって、ホトレジスト３
１の形成において、塗布または露光段階で作業に失敗し
ても、再度ホトレジストを形成することができる。
【００３０】なお、層間絶縁膜１７はシリコン酸化膜で
形成している為、層間絶縁膜１７とシリコン酸化膜２４
とのエッチングレートが１：１であるが、シリコン酸化
膜２４の厚みは１００ｎｍであり、層間絶縁膜１７の厚
みは５０ｎｍである。したがって、層間絶縁膜１７のエ
ッチング終了時にも、シリコン酸化膜２４の厚みは５０
ｎｍ残存し、シリコン酸化膜２４をマスクとして機能さ
せることができる。
形成している為、層間絶縁膜１７とシリコン酸化膜２４
とのエッチングレートが１：１であるが、シリコン酸化
膜２４の厚みは１００ｎｍであり、層間絶縁膜１７の厚
みは５０ｎｍである。したがって、層間絶縁膜１７のエ
ッチング終了時にも、シリコン酸化膜２４の厚みは５０
ｎｍ残存し、シリコン酸化膜２４をマスクとして機能さ
せることができる。
【００３１】この状態で、シリコン酸化膜２４の厚みは
５０ｎｍ残存しており、ポリシリコン層４の厚みは２０
０ｎｍである。ここで、ポリシリコン層４をエッチング
については、ポリシリコン層４とシリコン酸化膜２４と
のエッチングレートが５：１となる条件で行なってい
る。したがって、ポリシリコン層４のエッチング終了ま
で、シリコン酸化膜２４をマスクとして機能させること
ができる。
５０ｎｍ残存しており、ポリシリコン層４の厚みは２０
０ｎｍである。ここで、ポリシリコン層４をエッチング
については、ポリシリコン層４とシリコン酸化膜２４と
のエッチングレートが５：１となる条件で行なってい
る。したがって、ポリシリコン層４のエッチング終了ま
で、シリコン酸化膜２４をマスクとして機能させること
ができる。
【００３２】なお、上記実施例において、第１の層であ
るポリシリコン層４のエッチング終了まで、第３の層で
あるシリコン酸化膜２４をより確実にマスクとして機能
させる為には、シリコン酸化膜２４の層厚をより厚くす
ればよい。
るポリシリコン層４のエッチング終了まで、第３の層で
あるシリコン酸化膜２４をより確実にマスクとして機能
させる為には、シリコン酸化膜２４の層厚をより厚くす
ればよい。
【００３３】また、本実施例においては、シリコン酸化
膜２４をホトレジスト５１、５２で覆い、ポリサイド層
１６を選択的にエッチングする。このようにポリサイド
層１６全面を１度にエッチングするので、エッチング生
成物が減ることなく、その発生量の変化率を検出するこ
とが容易となり、エッチング工程の終点検出が容易であ
る。
膜２４をホトレジスト５１、５２で覆い、ポリサイド層
１６を選択的にエッチングする。このようにポリサイド
層１６全面を１度にエッチングするので、エッチング生
成物が減ることなく、その発生量の変化率を検出するこ
とが容易となり、エッチング工程の終点検出が容易であ
る。
【００３４】このように、本実施例においては、第３の
層の材質として、第１の層であるポリシリコン層４と異
なる材質であるシリコン酸化膜を採用している。このよ
うに、第３の層と第１の層の材質が異なる場合は通常両
者のエッチングレートが異なる為、両者の膜厚にそれほ
ど差を設けることなく、第１の層のエッチング終了ま
で、第３の層をマスクとして用いることができる。
層の材質として、第１の層であるポリシリコン層４と異
なる材質であるシリコン酸化膜を採用している。このよ
うに、第３の層と第１の層の材質が異なる場合は通常両
者のエッチングレートが異なる為、両者の膜厚にそれほ
ど差を設けることなく、第１の層のエッチング終了ま
で、第３の層をマスクとして用いることができる。
【００３５】これに対して、第３の層と第１の層の材質
とを同じにしてもよい。この場合は、第３の層の層厚を
厚くすることにより、第１の層のエッチング終了まで第
３の層をマスクとして用いることができる。なお、上記
実施例の様に第１の層と第２の層との間に、別の層があ
る場合は、当該別の層を選択的にエッチングできるエッ
チャントを用いればよい。
とを同じにしてもよい。この場合は、第３の層の層厚を
厚くすることにより、第１の層のエッチング終了まで第
３の層をマスクとして用いることができる。なお、上記
実施例の様に第１の層と第２の層との間に、別の層があ
る場合は、当該別の層を選択的にエッチングできるエッ
チャントを用いればよい。
【００３６】なお、本実施例においては、第３の層をシ
リコン酸化膜で形成しているが、他の物質、例えば、シ
リコン窒化膜等で第３の層を構成してもよい。この場
合、エッチング条件を、層間絶縁膜１７およびポリシリ
コン層４のエッチング終了まで、シリコン窒化膜をマス
クとして機能させる条件で行なえばよい。
リコン酸化膜で形成しているが、他の物質、例えば、シ
リコン窒化膜等で第３の層を構成してもよい。この場
合、エッチング条件を、層間絶縁膜１７およびポリシリ
コン層４のエッチング終了まで、シリコン窒化膜をマス
クとして機能させる条件で行なえばよい。
【００３７】このように、第３の層は、マスクとして第
１の層を選択的にエッチングできるようなものであれ
ば、膜厚および材質はどのようなものであってもよい。
特に、第３の層をシリコン酸化膜またはシリコン窒化膜
の絶縁物質で構成した場合、スタックゲート１３又はゲ
ート電極２６の上に形成した状態でも、特に半導体装置
として用いるのに不都合がないので、これらを除去する
工程は、不要となる。
１の層を選択的にエッチングできるようなものであれ
ば、膜厚および材質はどのようなものであってもよい。
特に、第３の層をシリコン酸化膜またはシリコン窒化膜
の絶縁物質で構成した場合、スタックゲート１３又はゲ
ート電極２６の上に形成した状態でも、特に半導体装置
として用いるのに不都合がないので、これらを除去する
工程は、不要となる。
【００３８】また、層厚または材質のいずれか一方では
なく、層厚および材質の双方を変化させるようにしても
よい。
なく、層厚および材質の双方を変化させるようにしても
よい。
【００３９】なお、本実施例においては、シリコン酸化
膜２４はＣＶＤ法を用いて形成したが、熱酸化によって
形成してもよい。第３の層にシリコン窒化膜を用いる場
合も同様である。
膜２４はＣＶＤ法を用いて形成したが、熱酸化によって
形成してもよい。第３の層にシリコン窒化膜を用いる場
合も同様である。
【００４０】また、層間絶縁膜１７を、シリコン酸化膜
・シリコン窒化膜・シリコン酸化膜の３層から構成され
るＯＮＯ膜で形成してもよい。例えば、１０ｎｍのシリ
コン酸化膜の上に２０ｎｍのシリコン窒化膜を形成し、
その上に、５ｎｍのシリコン酸化膜を形成した場合、エ
ッチング条件として、ＣＨＦ3とＯ2の混合ガスを用いて
エッチングを行なえばよい。
・シリコン窒化膜・シリコン酸化膜の３層から構成され
るＯＮＯ膜で形成してもよい。例えば、１０ｎｍのシリ
コン酸化膜の上に２０ｎｍのシリコン窒化膜を形成し、
その上に、５ｎｍのシリコン酸化膜を形成した場合、エ
ッチング条件として、ＣＨＦ3とＯ2の混合ガスを用いて
エッチングを行なえばよい。
【００４１】このような条件でエッチングを行なうこと
により、層間絶縁膜１７およびポリシリコン層４のエッ
チング終了まで、シリコン窒化膜をマスクとして機能さ
せることができる。
により、層間絶縁膜１７およびポリシリコン層４のエッ
チング終了まで、シリコン窒化膜をマスクとして機能さ
せることができる。
【００４２】なお、本実施例においては、ＥＰＲＯＭに
用いた場合について説明したが、これに限らず、層厚の
異なるスタックゲートを有する半導体装置であれば、ど
のようなものにも応用することができる。
用いた場合について説明したが、これに限らず、層厚の
異なるスタックゲートを有する半導体装置であれば、ど
のようなものにも応用することができる。
【００４３】また、本実施例においては、第１の層と第
２の層との間に、層間絶縁膜が形成されているが、第１
の層と第２の層との間にこのような絶縁膜がないものに
も応用することができる。
２の層との間に、層間絶縁膜が形成されているが、第１
の層と第２の層との間にこのような絶縁膜がないものに
も応用することができる。
【００４４】
【発明の効果】請求項１の半導体装置の製造方法におい
ては、前記第２の層の上に、ホトレジスト以外の材料で
構成された第３の層を形成し、前記第３の層を部分的に
ホトレジストで覆い、前記第２および第３の層を選択的
にエッチングする。したがって、エッチングの終点の検
出が容易である。また、前記第２基板領域をホトレジス
トで覆ったのち、選択的にエッチングされた前記第３の
層をマスクとして、前記層間絶縁膜および前記第１の層
を選択的にエッチングする。したがって、再度ホトレジ
ストを形成することができる。すなわち、エッチングの
終点の検出が容易で、かつホトレジスト形成に失敗した
場合でも、再度ホトレジストを形成することができる半
導体装置の製造方法を提供することができる。また、前
記第３の層は、前記層間絶縁膜および前記第１の層のエ
ッチング行程中、マスクとして機能するような層厚で構
成されている。これにより、第１基板領域の層間絶縁膜
を、周辺トランジスタ領域のゲート絶縁膜の材質に関わ
りなく、前記層間絶縁膜を自己整合的にエッチングする
ことができる。
ては、前記第２の層の上に、ホトレジスト以外の材料で
構成された第３の層を形成し、前記第３の層を部分的に
ホトレジストで覆い、前記第２および第３の層を選択的
にエッチングする。したがって、エッチングの終点の検
出が容易である。また、前記第２基板領域をホトレジス
トで覆ったのち、選択的にエッチングされた前記第３の
層をマスクとして、前記層間絶縁膜および前記第１の層
を選択的にエッチングする。したがって、再度ホトレジ
ストを形成することができる。すなわち、エッチングの
終点の検出が容易で、かつホトレジスト形成に失敗した
場合でも、再度ホトレジストを形成することができる半
導体装置の製造方法を提供することができる。また、前
記第３の層は、前記層間絶縁膜および前記第１の層のエ
ッチング行程中、マスクとして機能するような層厚で構
成されている。これにより、第１基板領域の層間絶縁膜
を、周辺トランジスタ領域のゲート絶縁膜の材質に関わ
りなく、前記層間絶縁膜を自己整合的にエッチングする
ことができる。
【００４５】請求項２の半導体装置の製造方法において
は、選択的にエッチングされた前記第３の層をマスクと
して、前記層間絶縁膜および前記第１の層を選択的にエ
ッチングする工程を備え、前記第３の層は、前記層間絶
縁膜および前記第１の層のエッチング行程中、マスクと
して機能するような層厚で構成されている。第１基板領
域の層間絶縁膜を、周辺トランジスタ領域のゲート絶縁
膜の材質に関わりなく、前記層間絶縁膜を自己整合的に
エッチングすることができる。
は、選択的にエッチングされた前記第３の層をマスクと
して、前記層間絶縁膜および前記第１の層を選択的にエ
ッチングする工程を備え、前記第３の層は、前記層間絶
縁膜および前記第１の層のエッチング行程中、マスクと
して機能するような層厚で構成されている。第１基板領
域の層間絶縁膜を、周辺トランジスタ領域のゲート絶縁
膜の材質に関わりなく、前記層間絶縁膜を自己整合的に
エッチングすることができる。
【図１】本発明にかかるＥＰＲＯＭの製造工程を示す図
である。
である。
【図２】本発明にかかるＥＰＲＯＭの製造工程を示す図
である。
である。
【図３】本発明にかかるＥＰＲＯＭの製造工程を示す図
である。
である。
【図４】従来のＥＰＲＯＭの製造方法を示す図である。
【図５】従来のＥＰＲＯＭの製造方法を示す図である。
４・・・・・・・ポリシリコン層 ６・・・・・・・ポリサイド層 １７・・・・・・層間絶縁膜 ２４・・・・・・シリコン酸化膜 ５１，５２・・・ホトレジスト ３１・・・・・・ホトレジスト Ｍ１・・・・・・・メモリセル領域 Ｍ２・・・・・・・周辺トランジスタ領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/112 - 27/115 H01L 29/788
Claims (2)
- 【請求項１】半導体基板の第１基板領域上に第１の層を
形成する工程、前記第１の層の上に層間絶縁膜を形成する行程、 前記第１基板領域上および前記第１基板領域以外の半導
体基板領域である第２基板領域上に第２の層を形成する
工程、 前記第２の層の上に、ホトレジスト以外の材料で構成さ
れた第３の層を形成する工程、 前記第３の層を部分的にホトレジストで覆い、前記第３
の層および前記第２の層を選択的にエッチングする工
程、 前記ホトレジストを削除するとともに、前記第２基板領
域をホトレジストで覆う工程、 選択的にエッチングされた前記第３の層をマスクとし
て、前記層間絶縁膜および前記第１の層を選択的にエッ
チングする工程、 を備えた半導体装置の製造方法であって、前記第３の層は、前記層間絶縁膜および前記第１の層の
エッチング行程中、マスクとして機能する材質で構成さ
れていること、 を特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の第１基板領域上に第１の層を
形成する工程、前記第１の層の上に層間絶縁膜を形成する行程、 前記第１基板領域上および前記第１基板領域以外の半導
体基板領域である第２基板領域上に第２の層を形成する
工程、 前記第２の層の上に、ホトレジスト以外の材料で構成さ
れた第３の層を形成する工程、 前記第３の層を部分的にホトレジストで覆い、前記第３
の層および前記第２の層を選択的にエッチングする工
程、 前記ホトレジストを削除するとともに、前記第２基板領
域をホトレジストで覆う工程、 選択的にエッチングされた前記第３の層をマスクとし
て、前記層間絶縁膜および前記第１の層を選択的にエッ
チングする工程、 を備えた半導体装置の製造方法であって、前記第３の層は、前記層間絶縁膜および前記第１の層の
エッチング行程中、マスクとして機能するような層厚で
構成されていること、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16108393A JP3246806B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16108393A JP3246806B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778999A JPH0778999A (ja) | 1995-03-20 |
| JP3246806B2 true JP3246806B2 (ja) | 2002-01-15 |
Family
ID=15728302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16108393A Expired - Fee Related JP3246806B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246806B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4683685B2 (ja) * | 2000-01-17 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法 |
| JP2002009056A (ja) * | 2000-06-22 | 2002-01-11 | Mitsubishi Electric Corp | 微細パターン形成方法およびその方法により製造した装置 |
| JP2007234861A (ja) * | 2006-03-01 | 2007-09-13 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
-
1993
- 1993-06-30 JP JP16108393A patent/JP3246806B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0778999A (ja) | 1995-03-20 |
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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