JP2002009056A - 微細パターン形成方法およびその方法により製造した装置 - Google Patents
微細パターン形成方法およびその方法により製造した装置Info
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- 238000000034 method Methods 0.000 title claims description 56
- 238000005530 etching Methods 0.000 claims abstract description 68
- 238000001459 lithography Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 238000012545 processing Methods 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000004973 liquid crystal related substance Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000000873 masking effect Effects 0.000 claims 1
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 238000004380 ashing Methods 0.000 description 6
- 239000011259 mixed solution Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- VFQHLZMKZVVGFQ-UHFFFAOYSA-N [F].[Kr] Chemical compound [F].[Kr] VFQHLZMKZVVGFQ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 101150000715 DA18 gene Proteins 0.000 description 1
- 101150042515 DA26 gene Proteins 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000004304 visual acuity Effects 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
(57)【要約】
【課題】 リソグラフィー技術の解像力以上の微細パタ
ーンを形成する場合に、残しパターン全体が小さくなる
といった課題があった。 【解決手段】 基板上に成膜した被加工膜とはエッチン
グ速度が異なりエッチング時に被加工膜に対するマスク
となるハードマスク膜を成膜し、この上にリソグラフィ
ーにより第１レジストパターンを形成し、このレジスト
パターンで覆われた部分以外を被加工膜の上面が露出す
るまでエッチングすることによりハードマスクパターン
を形成し、第１レジストパターンを除去した後、ハード
マスクパターン上にリソグラフィーにより第２レジスト
パターンを形成し、この第２レジストパターンで覆われ
た部分以外に等方性エッチングを行い、第２レジストパ
ターンを除去した後、一部が等方性エッチングされたハ
ードマスクパターンをマスクとして、被加工膜をエッチ
ングするようにした。
ーンを形成する場合に、残しパターン全体が小さくなる
といった課題があった。 【解決手段】 基板上に成膜した被加工膜とはエッチン
グ速度が異なりエッチング時に被加工膜に対するマスク
となるハードマスク膜を成膜し、この上にリソグラフィ
ーにより第１レジストパターンを形成し、このレジスト
パターンで覆われた部分以外を被加工膜の上面が露出す
るまでエッチングすることによりハードマスクパターン
を形成し、第１レジストパターンを除去した後、ハード
マスクパターン上にリソグラフィーにより第２レジスト
パターンを形成し、この第２レジストパターンで覆われ
た部分以外に等方性エッチングを行い、第２レジストパ
ターンを除去した後、一部が等方性エッチングされたハ
ードマスクパターンをマスクとして、被加工膜をエッチ
ングするようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
液晶装置等のエレクトロニクスデバイスに適用される微
細パターン形成方法およびその方法により製造した装置
に関するものである。
液晶装置等のエレクトロニクスデバイスに適用される微
細パターン形成方法およびその方法により製造した装置
に関するものである。
【０００２】
【従来の技術】図７（ａ）〜（ｅ）は従来の微細パター
ン形成方法を説明するためのプロセスフロー図であり、
図において、１００は基板、３００は被加工膜、３０１
は加工パターン、６００はレジスト、６０１はレジスト
パターンである。
ン形成方法を説明するためのプロセスフロー図であり、
図において、１００は基板、３００は被加工膜、３０１
は加工パターン、６００はレジスト、６０１はレジスト
パターンである。
【０００３】次に動作について説明する。基板１００に
導電性膜などの被加工膜３００を形成し（図７
（ａ））、その上にレジスト６００をスピンコートなど
により形成し（図７（ｂ））、これをフォトリソグラフ
ィーに付してレジストパターン６０１を得る（図７
（ｃ））。次いで、このレジストパターン６０１をマス
クにして被加工膜３００をエッチングすると加工パター
ン３０１が得られ（図７（ｄ））、最後にレジストパタ
ーン６０１をアッシング、剥離処理を通じて除去し所望
の微細パターンの形成が終了する（図７（ｅ））。
導電性膜などの被加工膜３００を形成し（図７
（ａ））、その上にレジスト６００をスピンコートなど
により形成し（図７（ｂ））、これをフォトリソグラフ
ィーに付してレジストパターン６０１を得る（図７
（ｃ））。次いで、このレジストパターン６０１をマス
クにして被加工膜３００をエッチングすると加工パター
ン３０１が得られ（図７（ｄ））、最後にレジストパタ
ーン６０１をアッシング、剥離処理を通じて除去し所望
の微細パターンの形成が終了する（図７（ｅ））。
【０００４】次に、図８（ａ）〜（ｆ）は従来の他の微
細パターン形成方法を説明するためのプロセスフロー図
であり、図において、４００はエッチングマスク膜、４
０１は加工後エッチングマスク膜、４０１ａは修飾後エ
ッチングマスク膜であり、これが被加工膜３００に対す
るハードマスクとなる。また、その他の同一符号は同一
構成要素または相当部分を示すものであるからその重複
説明を省略する。
細パターン形成方法を説明するためのプロセスフロー図
であり、図において、４００はエッチングマスク膜、４
０１は加工後エッチングマスク膜、４０１ａは修飾後エ
ッチングマスク膜であり、これが被加工膜３００に対す
るハードマスクとなる。また、その他の同一符号は同一
構成要素または相当部分を示すものであるからその重複
説明を省略する。
【０００５】次に動作について説明する。基板１００に
導電性膜などの被加工膜３００を形成し（図８
（ａ））、その上に被加工膜３００とエッチング速度が
異なり所望の選択比を有するエッチングマスク４００を
形成しこれにレジスト６００をスピンコートなどにより
形成し（図８（ｂ））、これをフォトリソグラフィーに
付してレジストパターン６０１を得る（図８（ｃ））。
次いで、このレジストパターン６０１をマスクにして抜
きパターン部の被加工膜３００表面が露出するまでエッ
チングマスク膜４００をエッチングし加工後エッチング
マスク膜４０１を得る（図８（ｄ））。
導電性膜などの被加工膜３００を形成し（図８
（ａ））、その上に被加工膜３００とエッチング速度が
異なり所望の選択比を有するエッチングマスク４００を
形成しこれにレジスト６００をスピンコートなどにより
形成し（図８（ｂ））、これをフォトリソグラフィーに
付してレジストパターン６０１を得る（図８（ｃ））。
次いで、このレジストパターン６０１をマスクにして抜
きパターン部の被加工膜３００表面が露出するまでエッ
チングマスク膜４００をエッチングし加工後エッチング
マスク膜４０１を得る（図８（ｄ））。
【０００６】レジストパターン６０１をアッシング、剥
離処理などを経由して除去した後、被加工膜３００とエ
ッチング速度が異なりエッチング時の被加工膜３００に
対するマスクとなる膜を非選択的に等方性エッチング処
理をして修飾後エッチングマスク膜４０１ａを形成し
（図８（ｅ））、これをハードマスクにして被加工膜３
００をエッチングすれば、所望の微細パターンの形成が
終了する（図８（ｆ））。
離処理などを経由して除去した後、被加工膜３００とエ
ッチング速度が異なりエッチング時の被加工膜３００に
対するマスクとなる膜を非選択的に等方性エッチング処
理をして修飾後エッチングマスク膜４０１ａを形成し
（図８（ｅ））、これをハードマスクにして被加工膜３
００をエッチングすれば、所望の微細パターンの形成が
終了する（図８（ｆ））。
【０００７】
【発明が解決しようとする課題】従来の微細パターン形
成方法は以上のように構成されているので、図７に記載
のように、被加工膜３００上にレジストパターン６０１
を形成し、それをマスクとしてエッチングすることによ
り加工パターン３０１を形成する、または、被加工膜３
００とエッチング速度が異なりエッチング時の被加工膜
３００に対するマスクとなる膜をマスクとして被加工膜
３００をエッチングすることにより加工パターン３０１
を形成する方法ではあったが、これにより形成される加
工パターン３０１は、リソグラフィー技術の解像力以上
のパターン形成が不可能といった課題があった。
成方法は以上のように構成されているので、図７に記載
のように、被加工膜３００上にレジストパターン６０１
を形成し、それをマスクとしてエッチングすることによ
り加工パターン３０１を形成する、または、被加工膜３
００とエッチング速度が異なりエッチング時の被加工膜
３００に対するマスクとなる膜をマスクとして被加工膜
３００をエッチングすることにより加工パターン３０１
を形成する方法ではあったが、これにより形成される加
工パターン３０１は、リソグラフィー技術の解像力以上
のパターン形成が不可能といった課題があった。
【０００８】また、図８に記載のように、被加工膜３０
０とエッチング速度が異なりエッチング時の被加工膜３
００に対するマスクとなる膜に対して、非選択的に等方
性エッチングを行いパターン加工し、これをハードマス
クとして被加工膜３００をエッチングすることにより加
工パターン３０１を形成する従来の微細パターン形成方
法もあったが、これでは残しパターンの全ての部分が小
さくなってしまいパターン設計上困難が生ずるといった
課題があった。この発明は上記のような課題を解決する
ためになされたもので、必要な部分の残しパターンのみ
が縮小でき、設計上所望のパターンを得ることができる
微細パターン形成方法およびその方法により製造した装
置を得ることを目的とする。
０とエッチング速度が異なりエッチング時の被加工膜３
００に対するマスクとなる膜に対して、非選択的に等方
性エッチングを行いパターン加工し、これをハードマス
クとして被加工膜３００をエッチングすることにより加
工パターン３０１を形成する従来の微細パターン形成方
法もあったが、これでは残しパターンの全ての部分が小
さくなってしまいパターン設計上困難が生ずるといった
課題があった。この発明は上記のような課題を解決する
ためになされたもので、必要な部分の残しパターンのみ
が縮小でき、設計上所望のパターンを得ることができる
微細パターン形成方法およびその方法により製造した装
置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る微細パタ
ーン形成方法は、被加工膜とエッチング速度が異なりエ
ッチング時に被加工膜に対するマスクとなるハードマス
ク膜を成膜する工程と、この上にリソグラフィーにより
第１レジストパターンを形成する工程と、この第１レジ
ストパターンで覆われた部分以外を被加工膜の上面が露
出するまでエッチングしハードマスクパターンを形成す
る工程と、第１レジストパターンを除去する工程と、ハ
ードマスクパターン上にリソグラフィーにより第２レジ
ストパターンを形成する工程と、この第２レジストパタ
ーンで覆われた部分以外に等方性エッチングを行う工程
と、第２レジストパターンを除去する工程と、一部が等
方性エッチングされたハードマスクパターンをマスクと
して、被加工膜をエッチングする工程とを備えたもので
ある。
ーン形成方法は、被加工膜とエッチング速度が異なりエ
ッチング時に被加工膜に対するマスクとなるハードマス
ク膜を成膜する工程と、この上にリソグラフィーにより
第１レジストパターンを形成する工程と、この第１レジ
ストパターンで覆われた部分以外を被加工膜の上面が露
出するまでエッチングしハードマスクパターンを形成す
る工程と、第１レジストパターンを除去する工程と、ハ
ードマスクパターン上にリソグラフィーにより第２レジ
ストパターンを形成する工程と、この第２レジストパタ
ーンで覆われた部分以外に等方性エッチングを行う工程
と、第２レジストパターンを除去する工程と、一部が等
方性エッチングされたハードマスクパターンをマスクと
して、被加工膜をエッチングする工程とを備えたもので
ある。
【００１０】この発明に係る微細パターン形成方法は、
被加工膜が導電性膜からなるとともに、ハードマスク膜
が絶縁膜からなるものである。
被加工膜が導電性膜からなるとともに、ハードマスク膜
が絶縁膜からなるものである。
【００１１】この発明に係る微細パターン形成方法は、
被加工膜としての導電性膜がポリシリコン、タングステ
ンシリサイド、アルミニウムおよびタングステンのうち
少なくとも１種類またはこれらの多層膜により構成され
るとともに、ハードマスク膜としての絶縁膜がシリコン
酸化膜およびシリコン窒化膜のいずれか一方またはこれ
らの二層膜により構成されるものである。
被加工膜としての導電性膜がポリシリコン、タングステ
ンシリサイド、アルミニウムおよびタングステンのうち
少なくとも１種類またはこれらの多層膜により構成され
るとともに、ハードマスク膜としての絶縁膜がシリコン
酸化膜およびシリコン窒化膜のいずれか一方またはこれ
らの二層膜により構成されるものである。
【００１２】この発明に係る微細パターン形成方法は、
被加工膜が絶縁膜からなるとともに、ハードマスク膜が
導電性膜からなるものである。
被加工膜が絶縁膜からなるとともに、ハードマスク膜が
導電性膜からなるものである。
【００１３】この発明に係る微細パターン形成方法は、
被加工膜としての絶縁膜がシリコン酸化膜およびシリコ
ン窒化膜のうち一方またはこれらの二層膜により構成さ
れるとともに、ハードマスク膜としての導電性膜がポリ
シリコン、タングステンシリサイド、アルミニウムおよ
びタングステンのうち少なくとも１種類またはこれらの
多層膜により構成されるものである。
被加工膜としての絶縁膜がシリコン酸化膜およびシリコ
ン窒化膜のうち一方またはこれらの二層膜により構成さ
れるとともに、ハードマスク膜としての導電性膜がポリ
シリコン、タングステンシリサイド、アルミニウムおよ
びタングステンのうち少なくとも１種類またはこれらの
多層膜により構成されるものである。
【００１４】この発明に係る微細パターン形成方法は、
等方性エッチングをウェットエッチングで行うものであ
る。
等方性エッチングをウェットエッチングで行うものであ
る。
【００１５】この発明に係る微細パターン形成方法は、
第１レジストパターンを形成する工程前に反射防止膜を
形成する工程をさらに備えたものである。
第１レジストパターンを形成する工程前に反射防止膜を
形成する工程をさらに備えたものである。
【００１６】この発明に係る半導体装置および液晶装置
は、被加工膜とエッチング速度が異なりエッチング時に
被加工膜に対するマスクとなるハードマスク膜を成膜す
る工程と、この上にリソグラフィーにより第１レジスト
パターンを形成する工程と、この第１レジストパターン
で覆われた部分以外を被加工膜の上面が露出するまでエ
ッチングしハードマスクパターンを形成する工程と、第
１レジストパターンを除去する工程と、ハードマスクパ
ターン上にリソグラフィーにより第２レジストパターン
を形成する工程と、この第２レジストパターンで覆われ
た部分以外に等方性エッチングを行う工程と、第２レジ
ストパターンを除去する工程と、一部が等方性エッチン
グされたハードマスクパターンをマスクとして、被加工
膜をエッチングする工程とを備えた微細パターン形成方
法により製造したものである。
は、被加工膜とエッチング速度が異なりエッチング時に
被加工膜に対するマスクとなるハードマスク膜を成膜す
る工程と、この上にリソグラフィーにより第１レジスト
パターンを形成する工程と、この第１レジストパターン
で覆われた部分以外を被加工膜の上面が露出するまでエ
ッチングしハードマスクパターンを形成する工程と、第
１レジストパターンを除去する工程と、ハードマスクパ
ターン上にリソグラフィーにより第２レジストパターン
を形成する工程と、この第２レジストパターンで覆われ
た部分以外に等方性エッチングを行う工程と、第２レジ
ストパターンを除去する工程と、一部が等方性エッチン
グされたハードマスクパターンをマスクとして、被加工
膜をエッチングする工程とを備えた微細パターン形成方
法により製造したものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１（ａ）〜（ｆ）および図２（ｇ）〜
（ｌ）はこの発明の実施の形態１による微細パターン形
成方法のプロセスフロー図であり、半導体装置ないし液
晶装置の製造プロセス中の配線パターン形成時に利用す
るものである。
説明する。 実施の形態１．図１（ａ）〜（ｆ）および図２（ｇ）〜
（ｌ）はこの発明の実施の形態１による微細パターン形
成方法のプロセスフロー図であり、半導体装置ないし液
晶装置の製造プロセス中の配線パターン形成時に利用す
るものである。
【００１８】図において、１は基板、２は第１絶縁層、
３はポリシリコン、タングステンシリサイド、アルミニ
ウム、タングステンのうち少なくとも１種類、または、
これらの多層膜により構成される導電性膜（被加工
膜）、４はシリコン酸化膜、シリコン窒化膜のいずれか
一方、または、これらの二層膜により構成される絶縁マ
スク膜（ハードマスク膜）、５は有機反射防止膜、６は
第１レジストパターン、７は第２レジストパターン、２
０はコンタクトホール、４１は絶縁マスクパターン（ハ
ードマスクパターン）、４１ａは絶縁マスクパターン修
飾部（ハードマスクパターン）、３１は配線パターン、
３１ａは細い配線パターン、８は第２絶縁層、１０１，
１０２はホールパターンである。
３はポリシリコン、タングステンシリサイド、アルミニ
ウム、タングステンのうち少なくとも１種類、または、
これらの多層膜により構成される導電性膜（被加工
膜）、４はシリコン酸化膜、シリコン窒化膜のいずれか
一方、または、これらの二層膜により構成される絶縁マ
スク膜（ハードマスク膜）、５は有機反射防止膜、６は
第１レジストパターン、７は第２レジストパターン、２
０はコンタクトホール、４１は絶縁マスクパターン（ハ
ードマスクパターン）、４１ａは絶縁マスクパターン修
飾部（ハードマスクパターン）、３１は配線パターン、
３１ａは細い配線パターン、８は第２絶縁層、１０１，
１０２はホールパターンである。
【００１９】次に動作について説明する。まず、基板１
上に所望のコンタクトホール２０を形成した第１絶縁層
２上に導電性膜３をケミカルベーパデポジションすなわ
ちＣＶＤ法により膜厚３５０ｎｍにて成膜する（図１
（ａ），（ｂ））。その上に膜厚１００ｎｍの絶縁マス
ク膜４を成膜しレジストを塗布した後、これをクリプト
ンフッ素（ＫｒＦ）エキシマリソグラフィーにて最小線
幅がリソグラフィー解像限界範囲の１８０ｎｍの残し寸
法と、１８０ｎｍの抜き寸法で第１レジストパターン６
を形成する（図１（ｃ）〜（ｅ））。
上に所望のコンタクトホール２０を形成した第１絶縁層
２上に導電性膜３をケミカルベーパデポジションすなわ
ちＣＶＤ法により膜厚３５０ｎｍにて成膜する（図１
（ａ），（ｂ））。その上に膜厚１００ｎｍの絶縁マス
ク膜４を成膜しレジストを塗布した後、これをクリプト
ンフッ素（ＫｒＦ）エキシマリソグラフィーにて最小線
幅がリソグラフィー解像限界範囲の１８０ｎｍの残し寸
法と、１８０ｎｍの抜き寸法で第１レジストパターン６
を形成する（図１（ｃ）〜（ｅ））。
【００２０】この際、この第１レジストパターン６の直
下にはリソグラフィー特性向上のため膜厚５０〜８０ｎ
ｍの有機反射防止膜５を形成してもよい（図１
（ｅ））。
下にはリソグラフィー特性向上のため膜厚５０〜８０ｎ
ｍの有機反射防止膜５を形成してもよい（図１
（ｅ））。
【００２１】なお、本微細パターンは、設計上、前記エ
キシマリソグラフィーの解像力を超越したパターンが望
まれる。エキシマリソグラフィーにより形成した微細配
線パターンをマスクとして、絶縁マスク膜４を下地の導
電性膜３が露出するまで異方性エッチングを行い、絶縁
マスクパターン４１を形成する（図１（ｆ））。
キシマリソグラフィーの解像力を超越したパターンが望
まれる。エキシマリソグラフィーにより形成した微細配
線パターンをマスクとして、絶縁マスク膜４を下地の導
電性膜３が露出するまで異方性エッチングを行い、絶縁
マスクパターン４１を形成する（図１（ｆ））。
【００２２】その後に、Ｏ２プラズマ等でアッシング処
理を行うか、または、硫酸と過酸化水素水の混合溶液で
第１レジストパターン６および有機反射防止膜５を除去
する（図２（ｇ））。これに、水銀ランプのｇ線または
ｉ線リソグラフィーで、所望の第２レジストパターン７
を膜厚１０００ｎｍで形成する（図２（ｈ））。
理を行うか、または、硫酸と過酸化水素水の混合溶液で
第１レジストパターン６および有機反射防止膜５を除去
する（図２（ｇ））。これに、水銀ランプのｇ線または
ｉ線リソグラフィーで、所望の第２レジストパターン７
を膜厚１０００ｎｍで形成する（図２（ｈ））。
【００２３】これを薄く希釈した（０．５ｗｔ％）フッ
素化水素溶液によりシリコン酸化膜からなる絶縁マスク
パターン４１を３〜５０ｎｍの等方性エッチングの処理
を行い、第２レジストパターン７で覆われていない部分
のみシリコン酸化膜の配線幅を６０〜１００ｎｍ縮小し
絶縁マスクパターン修飾部４１ａを形成する（図２
（ｉ））。
素化水素溶液によりシリコン酸化膜からなる絶縁マスク
パターン４１を３〜５０ｎｍの等方性エッチングの処理
を行い、第２レジストパターン７で覆われていない部分
のみシリコン酸化膜の配線幅を６０〜１００ｎｍ縮小し
絶縁マスクパターン修飾部４１ａを形成する（図２
（ｉ））。
【００２４】次いで、前記第２レジストパターン７をＯ
２プラズマ等でアッシング処理を行うか、または、硫酸
と過酸化水素水の混合溶液で剥離し絶縁マスクパターン
修飾部４１ａの作成を完了する（図２（ｊ））。
２プラズマ等でアッシング処理を行うか、または、硫酸
と過酸化水素水の混合溶液で剥離し絶縁マスクパターン
修飾部４１ａの作成を完了する（図２（ｊ））。
【００２５】そして、絶縁マスクパターン４１と絶縁マ
スクパターン修飾部４１ａからなるハードマスクを使用
してタングステン等の導電性膜３に適正な異方性ドライ
エッチングを施し、配線パターン３１および細い配線パ
ターン３１ａを形成する（図２（ｋ））。なお、このエ
ッチング中に、絶縁マスクパターン４１および絶縁マス
クパターン修飾部４１ａは消失させても良いし残ってい
ても良い。
スクパターン修飾部４１ａからなるハードマスクを使用
してタングステン等の導電性膜３に適正な異方性ドライ
エッチングを施し、配線パターン３１および細い配線パ
ターン３１ａを形成する（図２（ｋ））。なお、このエ
ッチング中に、絶縁マスクパターン４１および絶縁マス
クパターン修飾部４１ａは消失させても良いし残ってい
ても良い。
【００２６】上記一連の工程により、エキシマリソグラ
フィーの解像力を超越した８０〜１２０ｎｍの細い配線
残しパターンの形成が可能となる。
フィーの解像力を超越した８０〜１２０ｎｍの細い配線
残しパターンの形成が可能となる。
【００２７】なお、その後に、たとえばシリコン酸化膜
による第２絶縁層８を成膜し、また細い配線パターン３
１ａを避けるように基板１に達するホールパターン１０
２を第２絶縁層８に開孔し、また、その他の配線パター
ン３１を踏み外さないようにホールパターン１０１を第
２絶縁層８に開孔する（図２（ｌ））。この際に、細い
配線パターン３１ａはできるだけ細い方がよく、その他
の配線はできるだけ太い方がよい。
による第２絶縁層８を成膜し、また細い配線パターン３
１ａを避けるように基板１に達するホールパターン１０
２を第２絶縁層８に開孔し、また、その他の配線パター
ン３１を踏み外さないようにホールパターン１０１を第
２絶縁層８に開孔する（図２（ｌ））。この際に、細い
配線パターン３１ａはできるだけ細い方がよく、その他
の配線はできるだけ太い方がよい。
【００２８】次に、図３（ａ）〜（ｄ）はこの発明の実
施の形態１による第１具体例のプロセスフローを示す平
面図であり、図において、７は第２レジストパターン、
４１は絶縁マスクパターン、４１ａは絶縁マスクパター
ン修飾部、１０１，１０２はホールパターン、７０１は
第２レジストパターンの抜き部である。
施の形態１による第１具体例のプロセスフローを示す平
面図であり、図において、７は第２レジストパターン、
４１は絶縁マスクパターン、４１ａは絶縁マスクパター
ン修飾部、１０１，１０２はホールパターン、７０１は
第２レジストパターンの抜き部である。
【００２９】次に動作について説明する。図２（ｇ）に
対応した絶縁マスクパターン４１が導電性膜３上に形成
されており（図３（ａ））、この絶縁マスクパターン４
１の細いパターン部の一部が開口した形で第２レジスト
パターンが形成され（図３（ｂ））、これに所定の等方
性エッチングを施すと某開口箇所は配線幅を選択的に縮
小することができ、破線部分が抜けてなくなった絶縁マ
スクパターン修飾部４１ａが形成される（図３
（ｃ））。
対応した絶縁マスクパターン４１が導電性膜３上に形成
されており（図３（ａ））、この絶縁マスクパターン４
１の細いパターン部の一部が開口した形で第２レジスト
パターンが形成され（図３（ｂ））、これに所定の等方
性エッチングを施すと某開口箇所は配線幅を選択的に縮
小することができ、破線部分が抜けてなくなった絶縁マ
スクパターン修飾部４１ａが形成される（図３
（ｃ））。
【００３０】その後、第２レジストパターン７をアッシ
ング、剥離処理により除去してから、絶縁マスクパター
ン４１と絶縁マスクパターン修飾部４１ａをハードマス
クにして、被加工膜である導電性膜３を下地の第１絶縁
層が露出するまで異方性エッチングを行う。この上に、
所望の厚みで第２絶縁層８を成膜してから、図３（ｄ）
のように、フォトリソグラフィーを経由し、この絶縁マ
スクパターン４１の太いパターン部にはホールパターン
１０１を形成し、一方、細いパターン部である絶縁マス
クパターン修飾部４１ａの両脇にはホールパターン１０
２を形成するとすれば、上記抜けた破線部分の幅だけ設
計的余裕度を向上することが可能となる。
ング、剥離処理により除去してから、絶縁マスクパター
ン４１と絶縁マスクパターン修飾部４１ａをハードマス
クにして、被加工膜である導電性膜３を下地の第１絶縁
層が露出するまで異方性エッチングを行う。この上に、
所望の厚みで第２絶縁層８を成膜してから、図３（ｄ）
のように、フォトリソグラフィーを経由し、この絶縁マ
スクパターン４１の太いパターン部にはホールパターン
１０１を形成し、一方、細いパターン部である絶縁マス
クパターン修飾部４１ａの両脇にはホールパターン１０
２を形成するとすれば、上記抜けた破線部分の幅だけ設
計的余裕度を向上することが可能となる。
【００３１】さらに、図４（ａ）〜（ｃ）はこの発明の
実施の形態１による第２具体例のプロセスフローを示す
平面図であり、半導体のメモリ製品において左方が周辺
回路パターン領域（Ａ）を示し右方がメモリセルパター
ン領域（Ｂ）を示す。図において、７は第２レジストパ
ターン、４１は絶縁マスクパターン、４１ａは絶縁マス
クパターン修飾部、１０１，１０２はホールパターンで
ある。
実施の形態１による第２具体例のプロセスフローを示す
平面図であり、半導体のメモリ製品において左方が周辺
回路パターン領域（Ａ）を示し右方がメモリセルパター
ン領域（Ｂ）を示す。図において、７は第２レジストパ
ターン、４１は絶縁マスクパターン、４１ａは絶縁マス
クパターン修飾部、１０１，１０２はホールパターンで
ある。
【００３２】次に動作について説明する。図２（ｇ）に
対応した絶縁マスクパターン４１が導電性膜３上に形成
されており（図４（ａ））、絶縁マスクパターン４１の
うち左方の周辺回路パターン領域（Ａ）は全面に第２レ
ジストパターン７が形成されて被覆されているが、右方
のメモリセルパターン領域（Ｂ）は第２レジストパター
ン７により被覆されていない。この状態で、所定の等方
性エッチングを施したのち、第２レジストパターン７を
除去すると、絶縁マスクパターン修飾部４１ａがメモリ
セルパターン領域（Ｂ）に得られる（図４（ｂ））。
対応した絶縁マスクパターン４１が導電性膜３上に形成
されており（図４（ａ））、絶縁マスクパターン４１の
うち左方の周辺回路パターン領域（Ａ）は全面に第２レ
ジストパターン７が形成されて被覆されているが、右方
のメモリセルパターン領域（Ｂ）は第２レジストパター
ン７により被覆されていない。この状態で、所定の等方
性エッチングを施したのち、第２レジストパターン７を
除去すると、絶縁マスクパターン修飾部４１ａがメモリ
セルパターン領域（Ｂ）に得られる（図４（ｂ））。
【００３３】これらの絶縁マスクパターン４１と絶縁マ
スクパターン修飾部４１ａをハードマスクにして、導電
性膜３に所望のエッチングを行うと、右方のメモリセル
パターン領域（Ｂ）には残しパターンの配線パターン３
１ａ（図２（ｋ）参照）がその配線幅が縮小した形で作
成される。
スクパターン修飾部４１ａをハードマスクにして、導電
性膜３に所望のエッチングを行うと、右方のメモリセル
パターン領域（Ｂ）には残しパターンの配線パターン３
１ａ（図２（ｋ）参照）がその配線幅が縮小した形で作
成される。
【００３４】この上に、所望の厚みで第２絶縁層８を成
膜してから、フォトリソグラフィーを経てホールパター
ン１０１，１０２を形成し異方性エッチングにより開孔
する（図４（ｃ））。この際、ホールパターン１０１は
通常どおりであるが、ホールパターン１０２の方は、配
線パターン３１ａの配線幅が縮小した分だけ設計マージ
ンが向上しているのが分かる。
膜してから、フォトリソグラフィーを経てホールパター
ン１０１，１０２を形成し異方性エッチングにより開孔
する（図４（ｃ））。この際、ホールパターン１０１は
通常どおりであるが、ホールパターン１０２の方は、配
線パターン３１ａの配線幅が縮小した分だけ設計マージ
ンが向上しているのが分かる。
【００３５】このように、半導体のメモリ製品であれ
ば、メモリセルパターン部分の配線幅だけが選択的に縮
小する必要があるものの、周辺回路パターン部分は前後
のホールとの関係上配線幅を太く要求される場合などに
有効である。
ば、メモリセルパターン部分の配線幅だけが選択的に縮
小する必要があるものの、周辺回路パターン部分は前後
のホールとの関係上配線幅を太く要求される場合などに
有効である。
【００３６】以上のように、この実施の形態１によれ
ば、第２レジストパターン７をマスクとして、選択的に
被加工膜である導電性膜３とはエッチング速度が異なり
エッチング時の被加工膜３に対するハードマスクとなる
絶縁マスク膜４を選択的に等方性エッチングするため、
必要な部分の残しパターンのみが縮小でき、設計上所望
のパターンが実現できるという効果が得られる。
ば、第２レジストパターン７をマスクとして、選択的に
被加工膜である導電性膜３とはエッチング速度が異なり
エッチング時の被加工膜３に対するハードマスクとなる
絶縁マスク膜４を選択的に等方性エッチングするため、
必要な部分の残しパターンのみが縮小でき、設計上所望
のパターンが実現できるという効果が得られる。
【００３７】実施の形態２．図５（ａ）〜（ｅ）および
図６（ｆ）〜（ｊ）はこの発明の実施の形態２による微
細パターン形成方法のプロセスフロー図であり、半導体
装置ないし液晶装置の製造プロセス中のホールパターン
または溝パターンを形成する際に利用するものである。
図６（ｆ）〜（ｊ）はこの発明の実施の形態２による微
細パターン形成方法のプロセスフロー図であり、半導体
装置ないし液晶装置の製造プロセス中のホールパターン
または溝パターンを形成する際に利用するものである。
【００３８】図において、１は基板、２はシリコン酸化
膜、シリコン窒化膜のいずれか一方、または、これらの
二層膜により構成される第１絶縁層（被加工膜）、３ａ
はポリシリコン、タングステンシリサイド、アルミニウ
ム、タングステンのうち少なくとも１種類、または、こ
れらの多層膜により構成される導電性膜からなる下層配
線、９はポリシリコン等のシリコン酸化膜に対するエッ
チング選択比が高く、したがってシリコン酸化膜エッチ
ングのマスクとなり得る導電マスク膜（ハードマスク
膜）、５は有機反射防止膜、６は第１レジストパター
ン、９１は導電マスクパターン（ハードマスクパター
ン）、９１ａは導電マスクパターン修飾部（ハードマス
クパターン）、２１は絶縁パターン、２１ａは細い絶縁
パターン、５０１はコンタクトホール、５０２は抜き部
である。
膜、シリコン窒化膜のいずれか一方、または、これらの
二層膜により構成される第１絶縁層（被加工膜）、３ａ
はポリシリコン、タングステンシリサイド、アルミニウ
ム、タングステンのうち少なくとも１種類、または、こ
れらの多層膜により構成される導電性膜からなる下層配
線、９はポリシリコン等のシリコン酸化膜に対するエッ
チング選択比が高く、したがってシリコン酸化膜エッチ
ングのマスクとなり得る導電マスク膜（ハードマスク
膜）、５は有機反射防止膜、６は第１レジストパター
ン、９１は導電マスクパターン（ハードマスクパター
ン）、９１ａは導電マスクパターン修飾部（ハードマス
クパターン）、２１は絶縁パターン、２１ａは細い絶縁
パターン、５０１はコンタクトホール、５０２は抜き部
である。
【００３９】次に動作について説明する。まず、基板１
上にすでに加工されパターン化した下層配線３ａと、そ
の後膜厚５００ｎｍにて成膜された第１絶縁層２の上
に、ポリシリコン等のシリコン酸化膜に対するエッチン
グ選択比が高くシリコン酸化膜エッチングのマスクとな
り得る導電マスク膜９を、例えば１５０ｎｍの膜厚で成
膜する（図５（ａ），（ｂ））。
上にすでに加工されパターン化した下層配線３ａと、そ
の後膜厚５００ｎｍにて成膜された第１絶縁層２の上
に、ポリシリコン等のシリコン酸化膜に対するエッチン
グ選択比が高くシリコン酸化膜エッチングのマスクとな
り得る導電マスク膜９を、例えば１５０ｎｍの膜厚で成
膜する（図５（ａ），（ｂ））。
【００４０】その上にクリプトンフッ素（ＫｒＦ）エキ
シマリソグラフィーにより、ホールパターンまたは溝パ
ターンをした第１レジストパターン６を最小寸法がリソ
グラフィー解像限界範囲の１８０ｎｍの抜き寸法でパタ
ーン形成する。また、このパターニング時にその他の寸
法の第１レジストパターン６も形成されている。なお、
この際にリソグラフィー特性向上のため、レジスト直下
に膜厚５０〜８０ｎｍの有機反射防止膜５を形成しても
良い（図５（ｃ）〜（ｄ））。
シマリソグラフィーにより、ホールパターンまたは溝パ
ターンをした第１レジストパターン６を最小寸法がリソ
グラフィー解像限界範囲の１８０ｎｍの抜き寸法でパタ
ーン形成する。また、このパターニング時にその他の寸
法の第１レジストパターン６も形成されている。なお、
この際にリソグラフィー特性向上のため、レジスト直下
に膜厚５０〜８０ｎｍの有機反射防止膜５を形成しても
良い（図５（ｃ）〜（ｄ））。
【００４１】ここで、本微細パターンは、設計上、前記
エキシマリソグラフィーの解像力を超越したパターンが
望まれる。このため、エキシマリソグラフィーにより形
成した微細抜きパターンをマスクとして、ポリシリコン
等のシリコン酸化膜に対するエッチング選択比が高くシ
リコン酸化膜エッチングのマスクとなり得る導電マスク
膜９に異方性エッチング処理を施す（図５（ｅ））。
エキシマリソグラフィーの解像力を超越したパターンが
望まれる。このため、エキシマリソグラフィーにより形
成した微細抜きパターンをマスクとして、ポリシリコン
等のシリコン酸化膜に対するエッチング選択比が高くシ
リコン酸化膜エッチングのマスクとなり得る導電マスク
膜９に異方性エッチング処理を施す（図５（ｅ））。
【００４２】その後に、Ｏ２プラズマ等でアッシング処
理を行う、または、硫酸と過酸化水素水の混合溶液でレ
ジストおよび有機反射防止膜５を除去し、導電マスクパ
ターン９１の作成が終了し図６（ｆ）の状態まで達す
る。これに水銀ランプのｇ線またはｉ線リソグラフィー
で所望の第２レジストパターン７を膜厚１０００ｎｍで
形成する（図６（ｇ））。
理を行う、または、硫酸と過酸化水素水の混合溶液でレ
ジストおよび有機反射防止膜５を除去し、導電マスクパ
ターン９１の作成が終了し図６（ｆ）の状態まで達す
る。これに水銀ランプのｇ線またはｉ線リソグラフィー
で所望の第２レジストパターン７を膜厚１０００ｎｍで
形成する（図６（ｇ））。
【００４３】その後に、例えば導電マスク膜９がポリシ
リコンであれば塩素ガスまたはＳＦ６／Ｏ２系のガス
で、３０〜５０ｎｍの等方性エッチングを行い、第２レ
ジストパターン７で覆われていない部分のみポリシリコ
ンの抜き寸法を６０〜１００ｎｍ拡大する（残し寸法を
縮小する）。これにより導電マスクパターン修飾部９１
ａが形成する（図６（ｈ））。
リコンであれば塩素ガスまたはＳＦ６／Ｏ２系のガス
で、３０〜５０ｎｍの等方性エッチングを行い、第２レ
ジストパターン７で覆われていない部分のみポリシリコ
ンの抜き寸法を６０〜１００ｎｍ拡大する（残し寸法を
縮小する）。これにより導電マスクパターン修飾部９１
ａが形成する（図６（ｈ））。
【００４４】その後に、前記第２レジストパターン７を
Ｏ２プラズマ等でアッシング処理を行うか、または、硫
酸と過酸化水素水の混合溶液で剥離する（図６
（ｉ））。ポリシリコンからなる導電マスクパターン９
１および導電マスクパターン修飾部９１ａをハードマス
クとしてシリコン酸化膜である第１絶縁層２に適正な異
方性のドライエッチングを施し、シリコン酸化膜による
絶縁パターン２１，２１ａを形成し（図６（ｊ））、同
時にコンタクトホール５０１、抜き部５０２もできあが
る。
Ｏ２プラズマ等でアッシング処理を行うか、または、硫
酸と過酸化水素水の混合溶液で剥離する（図６
（ｉ））。ポリシリコンからなる導電マスクパターン９
１および導電マスクパターン修飾部９１ａをハードマス
クとしてシリコン酸化膜である第１絶縁層２に適正な異
方性のドライエッチングを施し、シリコン酸化膜による
絶縁パターン２１，２１ａを形成し（図６（ｊ））、同
時にコンタクトホール５０１、抜き部５０２もできあが
る。
【００４５】なお、このエッチング中に、前記ポリシリ
コンによるハードマスクを消失させても良いし、残って
いても良い。上記一連の工程により、エキシマリソグラ
フィーの解像力を超越したパターンの形成が可能にな
る。
コンによるハードマスクを消失させても良いし、残って
いても良い。上記一連の工程により、エキシマリソグラ
フィーの解像力を超越したパターンの形成が可能にな
る。
【００４６】なお、この場合、図６（ｊ）のコンタクト
ホール５０１の部分は、すでに形成された下層配線３ａ
を踏み外さないことが要求されているため、抜き寸法を
拡大できないが、図６（ｊ）の導電マスクパターン修飾
部９１ａはできる限り残し寸法を細くする必要がある
が、この方法によりこれが実現可能となる。
ホール５０１の部分は、すでに形成された下層配線３ａ
を踏み外さないことが要求されているため、抜き寸法を
拡大できないが、図６（ｊ）の導電マスクパターン修飾
部９１ａはできる限り残し寸法を細くする必要がある
が、この方法によりこれが実現可能となる。
【００４７】以上のように、この実施の形態２によれ
ば、第２レジストパターン７をマスクとして、選択的に
被加工膜である第１絶縁膜２とエッチング速度が異な
り、エッチング時の被加工膜に対するハードマスクとな
る導電マスク膜９を選択的に等方性エッチングするた
め、必要な部分の残しパターンのみが縮小でき、設計上
所望のパターンを実現できるという効果が得られる。
ば、第２レジストパターン７をマスクとして、選択的に
被加工膜である第１絶縁膜２とエッチング速度が異な
り、エッチング時の被加工膜に対するハードマスクとな
る導電マスク膜９を選択的に等方性エッチングするた
め、必要な部分の残しパターンのみが縮小でき、設計上
所望のパターンを実現できるという効果が得られる。
【００４８】
【発明の効果】以上のように、この発明によれば、被加
工膜とエッチング速度が異なりエッチング時に被加工膜
に対するマスクとなるハードマスク膜を成膜する工程
と、この上にリソグラフィーにより第１レジストパター
ンを形成する工程と、この第１レジストパターンで覆わ
れた部分以外を被加工膜の上面が露出するまでエッチン
グしハードマスクパターンを形成する工程と、第１レジ
ストパターンを除去する工程と、ハードマスクパターン
上にリソグラフィーにより第２レジストパターンを形成
する工程と、この第２レジストパターンで覆われた部分
以外に等方性エッチングを行う工程と、第２レジストパ
ターンを除去する工程と、一部が等方性エッチングされ
たハードマスクパターンをマスクとして、被加工膜をエ
ッチングする工程とを備えるように構成したので、第２
レジストパターンをハードマスクとして、選択的に被加
工膜とエッチング速度が異なりエッチング時の被加工膜
に対するマスクとなるハードマスク膜を等方性エッチン
グすることにより、必要な部分の残しパターンのみが縮
小でき、設計上所望のパターンを得ることができるとい
う効果がある。
工膜とエッチング速度が異なりエッチング時に被加工膜
に対するマスクとなるハードマスク膜を成膜する工程
と、この上にリソグラフィーにより第１レジストパター
ンを形成する工程と、この第１レジストパターンで覆わ
れた部分以外を被加工膜の上面が露出するまでエッチン
グしハードマスクパターンを形成する工程と、第１レジ
ストパターンを除去する工程と、ハードマスクパターン
上にリソグラフィーにより第２レジストパターンを形成
する工程と、この第２レジストパターンで覆われた部分
以外に等方性エッチングを行う工程と、第２レジストパ
ターンを除去する工程と、一部が等方性エッチングされ
たハードマスクパターンをマスクとして、被加工膜をエ
ッチングする工程とを備えるように構成したので、第２
レジストパターンをハードマスクとして、選択的に被加
工膜とエッチング速度が異なりエッチング時の被加工膜
に対するマスクとなるハードマスク膜を等方性エッチン
グすることにより、必要な部分の残しパターンのみが縮
小でき、設計上所望のパターンを得ることができるとい
う効果がある。
【００４９】この発明によれば、被加工膜が導電性膜か
らなるとともに、ハードマスク膜が絶縁膜からなるよう
に構成したので、選択的ハードマスクの縮小による配線
形成が可能となる効果がある。
らなるとともに、ハードマスク膜が絶縁膜からなるよう
に構成したので、選択的ハードマスクの縮小による配線
形成が可能となる効果がある。
【００５０】この発明によれば、被加工膜としての導電
性膜がポリシリコン、タングステンシリサイド、アルミ
ニウムおよびタングステンのうち少なくとも１種類また
はこれらの多層膜により構成されるとともに、ハードマ
スク膜としての絶縁膜がシリコン酸化膜およびシリコン
窒化膜のいずれか一方またはこれらの二層膜により構成
されたので、選択的ハードマスクの縮小による配線形成
が具体的に実現可能となる効果がある。
性膜がポリシリコン、タングステンシリサイド、アルミ
ニウムおよびタングステンのうち少なくとも１種類また
はこれらの多層膜により構成されるとともに、ハードマ
スク膜としての絶縁膜がシリコン酸化膜およびシリコン
窒化膜のいずれか一方またはこれらの二層膜により構成
されたので、選択的ハードマスクの縮小による配線形成
が具体的に実現可能となる効果がある。
【００５１】この発明によれば、被加工膜が絶縁膜から
なるとともに、ハードマスク膜が導電性膜からなるよう
に構成したので、選択的ハードマスクの縮小によるホー
ル形成が可能となる効果がある。
なるとともに、ハードマスク膜が導電性膜からなるよう
に構成したので、選択的ハードマスクの縮小によるホー
ル形成が可能となる効果がある。
【００５２】この発明によれば、被加工膜としての絶縁
膜がシリコン酸化膜およびシリコン窒化膜のうち一方ま
たはこれらの二層膜により構成されるとともに、ハード
マスク膜としての導電性膜がポリシリコン、タングステ
ンシリサイド、アルミニウムおよびタングステンのうち
少なくとも１種類またはこれらの多層膜により構成され
たので、選択的ハードマスクの縮小によるホール形成が
具体的に実現可能となる効果がある。
膜がシリコン酸化膜およびシリコン窒化膜のうち一方ま
たはこれらの二層膜により構成されるとともに、ハード
マスク膜としての導電性膜がポリシリコン、タングステ
ンシリサイド、アルミニウムおよびタングステンのうち
少なくとも１種類またはこれらの多層膜により構成され
たので、選択的ハードマスクの縮小によるホール形成が
具体的に実現可能となる効果がある。
【００５３】この発明によれば、等方性エッチングをウ
ェットエッチングで行うように構成したので、所望の絶
縁膜からなる選択的ハードマスクの縮小が有効かつ容易
にできる効果がある。
ェットエッチングで行うように構成したので、所望の絶
縁膜からなる選択的ハードマスクの縮小が有効かつ容易
にできる効果がある。
【００５４】この発明によれば、第１レジストパターン
形成する工程前に反射防止膜を形成する工程をさらに備
えるように構成したので、形成される第１レジストパタ
ーンの形状が安定し、ひいては出来上がり配線またはホ
ールの形状が安定する効果がある。
形成する工程前に反射防止膜を形成する工程をさらに備
えるように構成したので、形成される第１レジストパタ
ーンの形状が安定し、ひいては出来上がり配線またはホ
ールの形状が安定する効果がある。
【００５５】この発明によれば、半導体装置ないし液晶
装置が、被加工膜とエッチング速度が異なりエッチング
時に被加工膜に対するマスクとなるハードマスク膜を成
膜する工程と、この上にリソグラフィーにより第１レジ
ストパターンを形成する工程と、この第１レジストパタ
ーンで覆われた部分以外を被加工膜の上面が露出するま
でエッチングしハードマスクパターンを形成する工程
と、第１レジストパターンを除去する工程と、ハードマ
スクパターン上にリソグラフィーにより第２レジストパ
ターンを形成する工程と、この第２レジストパターンで
覆われた部分以外に等方性エッチングを行う工程と、第
２レジストパターンを除去する工程と、一部が等方性エ
ッチングされたハードマスクパターンをマスクとして、
被加工膜をエッチングする工程とを備えた微細パターン
形成方法により製造するように構成したので、設計上所
望のパターンを得ることができ装置設計マージンが拡大
する効果がある。
装置が、被加工膜とエッチング速度が異なりエッチング
時に被加工膜に対するマスクとなるハードマスク膜を成
膜する工程と、この上にリソグラフィーにより第１レジ
ストパターンを形成する工程と、この第１レジストパタ
ーンで覆われた部分以外を被加工膜の上面が露出するま
でエッチングしハードマスクパターンを形成する工程
と、第１レジストパターンを除去する工程と、ハードマ
スクパターン上にリソグラフィーにより第２レジストパ
ターンを形成する工程と、この第２レジストパターンで
覆われた部分以外に等方性エッチングを行う工程と、第
２レジストパターンを除去する工程と、一部が等方性エ
ッチングされたハードマスクパターンをマスクとして、
被加工膜をエッチングする工程とを備えた微細パターン
形成方法により製造するように構成したので、設計上所
望のパターンを得ることができ装置設計マージンが拡大
する効果がある。
【図１】 この発明の実施の形態１による微細パターン
形成方法のプロセスフロー図である。
形成方法のプロセスフロー図である。
【図２】 この発明の実施の形態１による微細パターン
形成方法のプロセスフロー図である。
形成方法のプロセスフロー図である。
【図３】 この発明の実施の形態１による第１具体例の
プロセスフローを示す平面図である。
プロセスフローを示す平面図である。
【図４】 この発明の実施の形態１による第２具体例の
プロセスフローを示す平面図である。
プロセスフローを示す平面図である。
【図５】 この発明の実施の形態２による微細パターン
形成方法のプロセスフロー図である。
形成方法のプロセスフロー図である。
【図６】 この発明の実施の形態２による微細パターン
形成方法のプロセスフロー図である。
形成方法のプロセスフロー図である。
【図７】 従来の微細パターン形成方法を説明するため
のプロセスフロー図である。
のプロセスフロー図である。
【図８】 従来の他の微細パターン形成方法を説明する
ためのプロセスフロー図である。
ためのプロセスフロー図である。
【符号の説明】 １ 基板、２ 第１絶縁層（被加工膜）、３ 導電性膜
（被加工膜）、３ａ下層配線、４ 絶縁マスク膜（ハー
ドマスク膜）、５ 有機反射防止膜、６ 第１レジスト
パターン、７ 第２レジストパターン、８ 第２絶縁
層、９ 導電マスク膜（ハードマスク膜）、２０ コン
タクトホール、２１ 絶縁パターン、２１ａ 細い絶縁
パターン、３１ 配線パターン、３１ａ 細い配線パタ
ーン、４１ 絶縁マスクパターン（ハードマスクパター
ン）、４１ａ 絶縁マスクパターン修飾部（ハードマス
クパターン）、９１ 導電マスクパターン（ハードマス
クパターン）、９１ａ 導電マスクパターン修飾部（ハ
ードマスクパターン）、１０１，１０２ ホールパター
ン、５０１ コンタクトホール、５０２ 抜き部。
（被加工膜）、３ａ下層配線、４ 絶縁マスク膜（ハー
ドマスク膜）、５ 有機反射防止膜、６ 第１レジスト
パターン、７ 第２レジストパターン、８ 第２絶縁
層、９ 導電マスク膜（ハードマスク膜）、２０ コン
タクトホール、２１ 絶縁パターン、２１ａ 細い絶縁
パターン、３１ 配線パターン、３１ａ 細い配線パタ
ーン、４１ 絶縁マスクパターン（ハードマスクパター
ン）、４１ａ 絶縁マスクパターン修飾部（ハードマス
クパターン）、９１ 導電マスクパターン（ハードマス
クパターン）、９１ａ 導電マスクパターン修飾部（ハ
ードマスクパターン）、１０１，１０２ ホールパター
ン、５０１ コンタクトホール、５０２ 抜き部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｆターム(参考） 5F004 AA16 DA04 DA18 DA26 DB02 DB03 DB07 DB09 DB10 DB15 EA05 EA06 EA07 EA10 EB02 FA08 5F033 HH04 HH08 HH19 HH28 JJ01 JJ04 JJ08 JJ19 JJ28 KK01 KK04 KK08 KK19 KK28 PP06 QQ01 QQ04 QQ08 QQ09 QQ10 QQ12 QQ16 QQ18 QQ19 QQ27 QQ28 QQ37 RR04 RR06 UU01 VV16 XX03 5F043 AA29 AA31 AA35 AA38 BB21 BB22 BB23 GG02 5F046 AA05 AA28 PA07 5F083 GA27 JA32 JA35 JA36 JA39 LA11 LA21 PR03 PR05 PR21
Claims (9)
- 【請求項１】 基板上に被加工膜を成膜する工程と、 上記被加工膜とエッチング速度が異なりエッチング時に
被加工膜に対するマスクとなるハードマスク膜を成膜す
る工程と、 このハードマスク膜上にリソグラフィーにより第１レジ
ストパターンを形成する工程と、 この第１レジストパターンで覆われた部分以外を上記被
加工膜の上面が露出するまでエッチングしハードマスク
パターンを形成する工程と、 上記第１レジストパターンを除去する工程と、 上記ハードマスクパターン上にリソグラフィーにより第
２レジストパターンを形成する工程と、 この第２レジストパターンで覆われた部分以外に等方性
エッチングを行う工程と、 上記第２レジストパターンを除去する工程と、 一部が等方性エッチングされたハードマスクパターンを
マスクとして、上記被加工膜をエッチングする工程とを
備えた微細パターン形成方法。 - 【請求項２】 被加工膜が導電性膜からなるとともに、
ハードマスク膜が絶縁膜からなることを特徴とする請求
項１記載の微細パターン形成方法。 - 【請求項３】 導電性膜がポリシリコン、タングステン
シリサイド、アルミニウムおよびタングステンのうち少
なくとも１種類またはこれらの多層膜により構成される
とともに、絶縁膜がシリコン酸化膜およびシリコン窒化
膜のいずれか一方またはこれらの二層膜により構成され
ることを特徴とする請求項２記載の微細パターン形成方
法。 - 【請求項４】 被加工膜が絶縁膜からなるとともに、ハ
ードマスク膜が導電性膜からなることを特徴とする請求
項１記載の微細パターン形成方法。 - 【請求項５】 絶縁膜がシリコン酸化膜およびシリコン
窒化膜のうち一方またはこれらの二層膜により構成され
るとともに、導電性膜がポリシリコン、タングステンシ
リサイド、アルミニウムおよびタングステンのうち少な
くとも１種類またはこれらの多層膜により構成されるこ
とを特徴とする請求項４記載の微細パターン形成方法。 - 【請求項６】 等方性エッチングをウェットエッチング
で行うことを特徴とする請求項１記載の微細パターン形
成方法。 - 【請求項７】 第１のレジストパターン形成前に反射防
止膜を形成する工程をさらに備えたことを特徴とする請
求項１記載の微細パターン形成方法。 - 【請求項８】 請求項１記載の微細パターン形成方法に
より製造した半導体装置。 - 【請求項９】 請求項１記載の微細パターン形成方法に
より製造した液晶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000188160A JP2002009056A (ja) | 2000-06-22 | 2000-06-22 | 微細パターン形成方法およびその方法により製造した装置 |
| DE10063621A DE10063621A1 (de) | 2000-06-22 | 2000-12-20 | Verfahren zum Bilden feiner Muster und dieses Verfahren verwendendes Verfahren zum Herstellen von Halbleiter- oder Flüssigkristallvorrichtungen |
| US09/749,834 US6589880B2 (en) | 2000-06-22 | 2000-12-28 | Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method |
| TW090103886A TW495855B (en) | 2000-06-22 | 2001-02-21 | Fine pattern formation method |
| KR10-2001-0009882A KR100388591B1 (ko) | 2000-06-22 | 2001-02-27 | 미세 패턴 형성 방법 및 이것을 이용한 반도체 장치 또는액정 장치의 제조 방법 |
| CNB011089490A CN1199257C (zh) | 2000-06-22 | 2001-02-28 | 微细图形形成方法和使用该方法的半导体装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000188160A JP2002009056A (ja) | 2000-06-22 | 2000-06-22 | 微細パターン形成方法およびその方法により製造した装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009056A true JP2002009056A (ja) | 2002-01-11 |
| JP2002009056A5 JP2002009056A5 (ja) | 2007-08-23 |
Family
ID=18688000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000188160A Pending JP2002009056A (ja) | 2000-06-22 | 2000-06-22 | 微細パターン形成方法およびその方法により製造した装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6589880B2 (ja) |
| JP (1) | JP2002009056A (ja) |
| KR (1) | KR100388591B1 (ja) |
| CN (1) | CN1199257C (ja) |
| DE (1) | DE10063621A1 (ja) |
| TW (1) | TW495855B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129932A (ja) * | 2003-10-21 | 2005-05-19 | Sharp Corp | 半導体デバイス製造方法および半導体デバイス |
| JP2007329505A (ja) * | 2007-08-23 | 2007-12-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7350181B2 (en) | 2003-03-26 | 2008-03-25 | Kabushiki Kaisha Toshiba | Set of masks, method of generating mask data and method for forming a pattern |
| KR100933868B1 (ko) | 2008-03-10 | 2009-12-24 | 주식회사 하이닉스반도체 | 마스크 패턴 형성 방법 |
| US7670759B2 (en) | 2002-10-28 | 2010-03-02 | Fujitsu Microelectronics Limited | Micro pattern forming method and semiconductor device manufacturing method |
| KR101322112B1 (ko) | 2011-02-08 | 2013-10-28 | 도쿄엘렉트론가부시키가이샤 | 마스크 패턴의 형성 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4181853B2 (ja) | 2002-11-15 | 2008-11-19 | Ｎｅｃ液晶テクノロジー株式会社 | 積層膜の複合ウェットエッチング方法 |
| JP2004356469A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US20060191863A1 (en) * | 2005-02-25 | 2006-08-31 | Benjamin Szu-Min Lin | Method for fabricating etch mask and patterning process using the same |
| KR100725795B1 (ko) | 2005-12-26 | 2007-06-08 | 제일모직주식회사 | 레지스트 하층막용 하드마스크 조성물 및 이를 이용한반도체 집적회로 디바이스의 제조방법 |
| JP2008091720A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体装置の製造方法 |
| KR100932334B1 (ko) | 2007-11-29 | 2009-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 하드 마스크 패턴 형성 방법 |
| US8916337B2 (en) | 2012-02-22 | 2014-12-23 | International Business Machines Corporation | Dual hard mask lithography process |
| US9041217B1 (en) * | 2013-12-18 | 2015-05-26 | Intel Corporation | Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects |
| US9236342B2 (en) * | 2013-12-18 | 2016-01-12 | Intel Corporation | Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects |
| CN112309835B (zh) * | 2019-07-31 | 2023-11-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315322A (ja) * | 1992-05-12 | 1993-11-26 | Sony Corp | 配線層のテーパエッチング方法 |
| JPH0778999A (ja) * | 1993-06-30 | 1995-03-20 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPH0786230A (ja) * | 1993-08-06 | 1995-03-31 | Internatl Business Mach Corp <Ibm> | テーパエッチング方法 |
| JPH07169964A (ja) * | 1993-10-13 | 1995-07-04 | At & T Corp | 集積回路の形成方法 |
| JPH09186166A (ja) * | 1996-01-08 | 1997-07-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09237777A (ja) * | 1995-07-14 | 1997-09-09 | Texas Instr Inc <Ti> | 上部層の一部を除去する中間層リソグラフィ法 |
| JPH1126719A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH1187637A (ja) * | 1997-09-11 | 1999-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0394597A1 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns |
| JPH05326899A (ja) | 1992-05-25 | 1993-12-10 | Sony Corp | 半導体装置およびその製造方法 |
| JPH06244156A (ja) | 1993-02-15 | 1994-09-02 | Nippon Telegr & Teleph Corp <Ntt> | パタ―ン形成法 |
| JPH06291116A (ja) | 1993-04-01 | 1994-10-18 | Nec Corp | 半導体装置の製造方法 |
| JPH09304912A (ja) * | 1996-05-15 | 1997-11-28 | Mitsubishi Electric Corp | 位相シフトマスク、位相シフトマスク用ブランクスおよび位相シフトマスクの製造方法 |
| US6270948B1 (en) * | 1996-08-22 | 2001-08-07 | Kabushiki Kaisha Toshiba | Method of forming pattern |
| JP2815004B2 (ja) * | 1996-10-30 | 1998-10-27 | 日本電気株式会社 | 表示装置およびその製造方法 |
| US6323132B1 (en) * | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
| KR20000025529A (ko) * | 1998-10-13 | 2000-05-06 | 윤종용 | 마스크 디멘션 변경에 의한 백금 식각 방법 |
| US6306560B1 (en) * | 1998-12-02 | 2001-10-23 | Advanced Micro Devices, Inc. | Ultra-thin resist and SiON/oxide hard mask for metal etch |
-
2000
- 2000-06-22 JP JP2000188160A patent/JP2002009056A/ja active Pending
- 2000-12-20 DE DE10063621A patent/DE10063621A1/de not_active Ceased
- 2000-12-28 US US09/749,834 patent/US6589880B2/en not_active Expired - Fee Related
-
2001
- 2001-02-21 TW TW090103886A patent/TW495855B/zh not_active IP Right Cessation
- 2001-02-27 KR KR10-2001-0009882A patent/KR100388591B1/ko not_active IP Right Cessation
- 2001-02-28 CN CNB011089490A patent/CN1199257C/zh not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05315322A (ja) * | 1992-05-12 | 1993-11-26 | Sony Corp | 配線層のテーパエッチング方法 |
| JPH0778999A (ja) * | 1993-06-30 | 1995-03-20 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPH0786230A (ja) * | 1993-08-06 | 1995-03-31 | Internatl Business Mach Corp <Ibm> | テーパエッチング方法 |
| JPH07169964A (ja) * | 1993-10-13 | 1995-07-04 | At & T Corp | 集積回路の形成方法 |
| JPH09237777A (ja) * | 1995-07-14 | 1997-09-09 | Texas Instr Inc <Ti> | 上部層の一部を除去する中間層リソグラフィ法 |
| JPH09186166A (ja) * | 1996-01-08 | 1997-07-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPH1126719A (ja) * | 1997-06-30 | 1999-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH1187637A (ja) * | 1997-09-11 | 1999-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670759B2 (en) | 2002-10-28 | 2010-03-02 | Fujitsu Microelectronics Limited | Micro pattern forming method and semiconductor device manufacturing method |
| US7350181B2 (en) | 2003-03-26 | 2008-03-25 | Kabushiki Kaisha Toshiba | Set of masks, method of generating mask data and method for forming a pattern |
| US8091046B2 (en) | 2003-03-26 | 2012-01-03 | Kabushiki Kaisha Toshiba | Set of masks, method of generating mask data and method for forming a pattern |
| US8312396B2 (en) | 2003-03-26 | 2012-11-13 | Kabushiki Kaisha Toshiba | Set of masks, method of generating mask data and method for forming a pattern |
| JP2005129932A (ja) * | 2003-10-21 | 2005-05-19 | Sharp Corp | 半導体デバイス製造方法および半導体デバイス |
| JP2007329505A (ja) * | 2007-08-23 | 2007-12-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4614995B2 (ja) * | 2007-08-23 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR100933868B1 (ko) | 2008-03-10 | 2009-12-24 | 주식회사 하이닉스반도체 | 마스크 패턴 형성 방법 |
| KR101322112B1 (ko) | 2011-02-08 | 2013-10-28 | 도쿄엘렉트론가부시키가이샤 | 마스크 패턴의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020000481A (ko) | 2002-01-05 |
| KR100388591B1 (ko) | 2003-06-25 |
| DE10063621A1 (de) | 2002-01-10 |
| CN1199257C (zh) | 2005-04-27 |
| US6589880B2 (en) | 2003-07-08 |
| US20020006730A1 (en) | 2002-01-17 |
| TW495855B (en) | 2002-07-21 |
| CN1332472A (zh) | 2002-01-23 |
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| Date | Code | Title | Description |
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| RD01 | Notification of change of attorney |
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|
| A521 | Request for written amendment filed |
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| A621 | Written request for application examination |
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|
| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
| A711 | Notification of change in applicant |
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