JP2004356469A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP2004356469A
JP2004356469A JP2003153882A JP2003153882A JP2004356469A JP 2004356469 A JP2004356469 A JP 2004356469A JP 2003153882 A JP2003153882 A JP 2003153882A JP 2003153882 A JP2003153882 A JP 2003153882A JP 2004356469 A JP2004356469 A JP 2004356469A
Authority
JP
Japan
Prior art keywords
film
wiring
forming
wirings
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003153882A
Other languages
English (en)
Inventor
Hiroshi Chagihara
啓 茶木原
Mitsuhiro Noguchi
光弘 野口
Masahiro Tadokoro
昌洋 田所
Naonori Wada
直憲 和田
Akio Nishida
彰男 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003153882A priority Critical patent/JP2004356469A/ja
Priority to KR1020040037143A priority patent/KR20040103312A/ko
Priority to US10/855,598 priority patent/US7109126B2/en
Publication of JP2004356469A publication Critical patent/JP2004356469A/ja
Priority to US11/265,292 priority patent/US7402475B2/en
Priority to US12/146,599 priority patent/US7595266B2/en
Priority to US12/435,446 priority patent/US7833905B2/en
Priority to US12/896,933 priority patent/US7985678B2/en
Priority to US13/165,888 priority patent/US20110250752A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • G03F7/2024—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure of the already developed image
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ＳＲＡＭのメモリセルサイズを縮小する。
【解決手段】転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）とそれらの上部に形成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを接続する中間導電層が埋め込まれる溝３１〜３５を形成する際、第１および第２のフォトレジスト膜をマスクに用いた２回のエッチングで溝３２、３３と溝３１、３４、３５を別々に形成する。これにより、溝３１と溝３２、３３の最短距離や、溝３２、３３と溝３４の最短距離が露光光の解像限界より小さい場合でも、すべての溝３１〜３５を精度よく形成することができるので、同一メモリセル内に配置される溝３１〜３５の間隔を露光光の解像限界以下まで縮小することができる。
【選択図】 図１６

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体基板上の同一配線層に、フォトリソグラフィ工程で使用する露光光の解像限界以下の狭い間隔で複数の配線を形成する工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴って、半導体基板上に形成される電極配線などのパターン寸法が、フォトリソグラフィ工程で使用する露光光の解像限界に達していることから、露光光の解像限界以下のパターン寸法を形成することのできる位相シフト技術や、多重露光技術が採用されている。
【０００３】
後者の多重露光技術は、複数枚のフォトマスクを使って複数回の露光を繰り返すことにより、半導体基板上のフォトレジスト膜に露光光の解像限界以下のパターンを転写する技術であり、例えば文献１〜３などに開示されている。
【０００４】
例えば文献１（特開平８−４５８３４号公報）には、遮光パターンと位相シフトパターンの互いの位置を入れ替えた第１および第２のフォトマスクを用いてフォトレジスト膜を重複露光し、次に、上記第１および第２のフォトマスクとはパターンの位置が異なり、かつ遮光パターンと位相シフトパターンの互いの位置を入れ替えた第３および第４のフォトマスクを用いて上記フォトレジスト膜を重複露光することによって、露光光の解像限界以下のパターンを転写する４重露光技術が開示されている。
【０００５】
【特許文献１】
特開平８−４５８３４号公報
【０００６】
【特許文献２】
特開２００２−１３４３９４号公報
【０００７】
【特許文献３】
特開２００２−２５８４６２号公報
【０００８】
【発明が解決しようとする課題】
同一のフォトレジスト膜に対して複数枚のフォトマスクを用いた複数回の露光を行う前記多重露光技術は、フォトレジスト膜に転写されるパターン同士の間隔が微細になると、複数回の露光による光の相互干渉の影響によってパターンの転写精度が低下するという欠点がある。すなわち、従来の多重露光技術は、個々のパターンを露光光の解像限界以下まで微細化することができても、パターン同士の間隔を露光光の解像限界以下まで微細化することはできない。
【０００９】
例えば、本発明者らが開発中のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、メモリセルを構成する６個のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のうち、２個のＭＩＳＦＥＴを縦型構造で構成し、これら２個の縦型ＭＩＳＦＥＴを残り４個のＭＩＳＦＥＴの上部に配置することによって、メモリセルサイズの縮小を図っている。
【００１０】
上記ＳＲＡＭは、本発明者らが中間導電層と呼んでいる８個の局所配線をメモリセル内の同一配線層に形成し、これら中間導電層の一部を介して下層のＭＩＳＦＥＴと上層のＭＩＳＦＥＴを接続する構造になっている。
【００１１】
上記のような構造を有するＳＲＡＭは、メモリセルのサイズを縮小しようとした場合、同一配線層に形成される上記８個の局所配線の間隔を露光光の解像限界以下まで縮小する技術が要求されるが、従来の多重露光技術を用いたのでは、局所配線同士の間隔を露光光の解像限界以下まで縮小することができない。
【００１２】
本発明の目的は、ＳＲＡＭのメモリセルサイズを縮小し高集積化を推進することのできる技術を提供することにある。
【００１３】
本発明の他の目的は、半導体基板上の同一配線層に形成される複数の配線同士の間隔や、同一絶縁膜に形成される複数の接続孔同士の間隔を縮小することによって、ＬＳＩの微細化、高集積化を推進することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要について説明すれば、次のとおりである。
【００１６】
本発明による半導体集積回路装置の製造方法は、半導体基板上の同一配線層に複数の配線を形成する際、
（ａ）前記複数の配線を複数の群に分割し、前記複数の群のそれぞれに含まれる配線のパターンが形成された複数枚のフォトマスクを用意する工程と、
（ｂ）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程によって、前記複数の配線を形成する工程と、
を有するものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されている。
【００１９】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。また、２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。この縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、周知の完全ＣＭＯＳ型ＳＲＡＭにおける負荷ＭＩＳＦＥＴに相当するものであるが、通常の負荷ＭＩＳＦＥＴとは異なり、後述するような縦型構造で構成されており、かつ駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）形成領域の上部に配置されている。
【００２０】
メモリセル（ＭＣ）の駆動ＭＩＳＦＥＴ（ＤＲ１）および縦型ＭＩＳＦＥＴ（ＳＶ１）は第１のインバータＩＮＶ１を構成し、駆動ＭＩＳＦＥＴ（ＤＲ２）および縦型ＭＩＳＦＥＴ（ＳＶ２）は第２のインバータＩＮＶ２を構成している。これら一対のインバータＩＮＶ１、ＩＮＶ２はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２１】
すなわち、駆動ＭＩＳＦＥＴ（ＤＲ１）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインと、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成する。駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインと、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成する。
【００２２】
上記フリップフロップ回路の一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線（ＢＬＴ）に電気的に接続され、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線（ＢＬＢ）に電気的に接続されている。また、フリップフロップ回路の一端、すなわち２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースは、基準電圧（Ｖｓｓ）よりも電位の高い例えば３Ｖの電源電圧（Ｖｄｄ）を供給する電源電圧線（Ｖｄｄ）に電気的に接続され、他端、すなわち２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のソースは、例えば０Ｖの基準電圧（Ｖｓｓ）を供給する基準電圧線（Ｖｓｓ）に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ，Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。
【００２３】
上記メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖｄｄ）を印加し、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにして一対の蓄積ノード（Ａ，Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖｄｄ）を印加して、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のＯＮ、ＯＦＦを反転させる。
【００２４】
本実施の形態のＳＲＡＭは、上記したメモリセルが多数形成されたメモリアレイと、このメモリアレイの周辺に形成された周辺回路とで構成されている。ＳＲＡＭの周辺回路は、それぞれがｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで構成されたＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などを含んでいる。
【００２５】
次に、上記ＳＲＡＭの製造方法を図２〜図２７を用いて説明する。なお、ＳＲＡＭの製造方法を示す断面図中、符号Ａ、Ａ’を付した部分は、図２（メモリアレイの平面図）のＡ−Ａ’線に沿った断面図、符号Ｂ、Ｂ’を付した部分は、図２のＢ−Ｂ’線に沿った断面図、符号Ｃ、Ｃ’を付した部分は、図２のＣ−Ｃ’線に沿った断面図、その他の部分は、周辺回路の一部（ｐチャネル型ＭＩＳＦＥＴ形成領域）を示す断面図である。また、ＳＲＡＭの製造方法を説明する各平面図（メモリアレイの平面図）には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などは原則として示さない。また、各平面図中、４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示している。
【００２６】
まず、図２および図３に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、例えば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜３を化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で研磨、除去することによって、溝の内部に酸化シリコン膜３を残す。この素子分離溝２を形成することにより、メモリアレイの基板１の主面には、素子分離溝２によって周囲を規定された島状の活性領域（Ｌ）が形成される。
【００２７】
次に、例えば基板１の一部にリン（Ｐ）をイオン注入し、他の一部にホウ素（Ｂ）をイオン注入した後、基板１を熱処理してこれらの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル４およびｎ型ウエル５を形成する。同図に示すように、メモリアレイの基板１には、ｐ型ウエル４のみが形成され、ｎ型ウエル５は形成されない。一方、周辺回路領域の基板１には、ｎ型ウエル５と図示しないｐ型ウエルとが形成される。
【００２８】
次に、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、例えば酸化シリコンからなるゲート絶縁膜６を形成する。
【００２９】
次に、図４および図５に示すように、メモリアレイのｐ型ウエル４上に導電膜として、例えばｎ型多結晶シリコン膜からなるゲート電極７Ａ、７Ｂを形成し、周辺回路領域のｎ型ウエル５上に導電膜として、例えばｐ型多結晶シリコン膜からなるゲート電極７Ｃを形成する。図示はしないが、周辺回路領域のｐ型ウエル上には、導電膜として、例えばｎ型多結晶シリコン膜からなるゲート電極を形成する。
【００３０】
メモリアレイに形成されたゲート電極７Ａは、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極を構成し、ゲート電極７Ｂは、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極を構成する。また、周辺回路領域に形成されたゲート電極７Ｃは、周辺回路のｐチャネル型ＭＩＳＦＥＴのゲート電極を構成する。図４に示すように、メモリアレイに形成されたゲート電極７Ａ、７Ｂは、同図のＸ方向に延在する長方形の平面パターンを有している。
【００３１】
ゲート電極７Ａ、７Ｂ、７Ｃを形成するには、例えばｐ型ウエル４のゲート絶縁膜６上にｎ型多結晶シリコン膜を形成し、ｎ型ウエル５のゲート絶縁膜６上にｐ型多結晶シリコン膜を形成した後、ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜のそれぞれの上部にキャップ絶縁膜として例えばＣＶＤ法で酸化シリコン膜８を堆積する。ｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜を形成するには、例えばゲート絶縁膜６上にＣＶＤ法でノンドープの多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、ｐ型ウエル４上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にリン（またはヒ素）をイオン注入し、ｎ型ウエル５上のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）にホウ素をイオン注入する。
【００３２】
次に、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜８をゲート電極７Ａ、７Ｂ、７Ｃと同じ平面形状となるようにパターニングし、続いて、パターニングした酸化シリコン膜８をマスクにしてｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜をドライエッチングする。
【００３３】
次に、図６に示すように、例えばｐ型ウエル４にｎ型不純物（リンまたはヒ素）をイオン注入することによって、比較的低濃度のｎ−型半導体領域９を形成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオン注入することによって、比較的低濃度のｐ−型半導体領域１０を形成する。ｎ−型半導体領域９は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および周辺回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインをＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造にするために形成し、ｐ−型半導体領域１０は、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ構造にするために形成する。
【００３４】
次に、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの側壁に絶縁膜からなるサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３を形成するには、例えば基板１上にＣＶＤ法で酸化シリコン膜および窒化シリコン膜を堆積した後、この窒化シリコン膜と酸化シリコン膜とを異方性エッチングする。このとき、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの上面を覆う酸化シリコン膜８および基板１の表面の酸化シリコン膜（ゲート絶縁膜６）をエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃのそれぞれの表面、およびｎ−型半導体領域９、ｐ−型半導体領域１０のそれぞれの表面を露出させる。
【００３５】
次に、図７に示すように、ｐ型ウエル４にｎ型不純物（リンまたはヒ素）をイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ型ウエル５にｐ型不純物（ホウ素）をイオン注入することによって比較的高濃度のｐ＋型半導体領域１５を形成する。メモリアレイのｐ型ウエル４に形成されたｎ＋型半導体領域１４は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレインを構成し、周辺回路領域のｎ型ウエル５に形成されたｐ＋型半導体領域１５は、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。また、周辺回路領域の図示しないｐ型ウエルには、ｎ型の不純物としてリンまたはヒ素をイオン注入し、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する比較的高濃度のｎ＋型半導体領域を形成する。
【００３６】
次に、ゲート電極７Ａ、７Ｂ、７Ｃの表面およびソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面にそれぞれＣｏシリサイド層１８を形成する。Ｃｏシリサイド層１８を形成するには、例えば基板１上にスパッタリング法でコバルト（Ｃｏ）膜を堆積し、続いて、基板１を熱処理してＣｏ膜とゲート電極７Ａ、７Ｂ、７Ｃとの界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。ここまでの工程により、メモリアレイにｎチャネル型の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）および図示しないｎチャネル型ＭＩＳＦＥＴが形成される。
【００３７】
図８に示すように、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）とは、素子分離部を介して図の横方向（Ｘ方向）に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動ＭＩＳＦＥＴ（ＤＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂは、図の横方向（Ｘ方向）に延在するように配置され、Ｘ方向において、一方の転送ＭＩＳＦＥＴ（ＴＲ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）と、他方の転送ＭＩＳＦＥＴ（ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【００３８】
次に、図９および図１０に示すように、ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２、Ｑｐ）を覆う絶縁膜として、例えばＣＶＤ法で窒化シリコン膜１９および酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。
【００３９】
次に、フォトレジスト膜をマスクにして上記酸化シリコン膜２０および窒化シリコン膜１９をドライエッチングすることにより、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａの上部にコンタクトホール２１を形成し、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ｂの上部にコンタクトホール２２を形成する。また、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレイン（ｎ＋型半導体領域１４）の上部にコンタクトホール２３、２４、２５を形成し、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７Ｃおよびソース、ドレイン（ｐ＋型半導体領域１５）のそれぞれの上部にコンタクトホール２６、２７を形成する。
【００４０】
次に、図１１に示すように、上記コンタクトホール２１〜２７の内部にプラグ２８を形成した後、基板１上にＣＶＤ法で窒化シリコン膜２９および酸化シリコン膜３０を堆積する。プラグ２８を形成するには、例えばコンタクトホール２１〜２７の内部を含む酸化シリコン膜２０上にスパッタリング法でチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてタングステン（Ｗ）膜を堆積した後、コンタクトホール２１〜２７の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。なお、酸化シリコン膜３０の下層の窒化シリコン膜２９は、次の工程で酸化シリコン膜３０をエッチングする際のストッパ膜として使用される。
【００４１】
次に、図１２および図１３に示すように、フォトレジスト膜をマスクにして窒化シリコン膜２９および酸化シリコン膜３０をドライエッチングすることにより、上記コンタクトホール２１〜２７のそれぞれの上部に溝３１〜３７を形成する。これらの溝３１〜３７のうち、メモリアレイに形成される溝３２、３３のそれぞれは、コンタクトホール２２、２３の一方から他方へ延在する平面パターンを有している。
【００４２】
また、メモリアレイに形成される溝３１〜３５のうち、図１２に示す溝３１と溝３２の最短距離（Ｄａ）および溝３１と溝３３の最短距離（Ｄａ）は、例えば０．１４μｍであり、溝３２と溝３４の最短距離（Ｄｂ）および溝３３と溝３４の最短距離（Ｄｂ）は、例えば０．１１μｍである。
【００４３】
このとき、例えば波長が０．１９３μｍのＫｒＦ（フッ化クリプトン）を光源とする露光装置を使ってフォトレジスト膜に溝３１〜３７のパターンを転写しようとすると、上記の最短距離（Ｄａ）、（Ｄｂ）が露光光の解像限界以下の長さとなるために、露光光の干渉によって溝３１のパターンと溝３２、３３のパターン、および溝３２、３３のパターンと溝３４のパターンが互いに分離されずに繋がってしまう。すなわち、この場合は、溝３１〜３４を互いに分離することができない。そこで、本実施の形態では、次のような方法を用いて溝３１〜３７を形成する。
【００４４】
図１４は、基板１上に窒化シリコン膜２９および酸化シリコン膜３０を堆積した段階（図１１に示す工程）におけるメモリアレイの平面図であり、メモリセル約４個分の領域を示している。また、図１５は、図１４のＤ−Ｄ’線に沿った断面図である。
【００４５】
まず、図１６および図１７に示すように、酸化シリコン膜３０の上部に第１のフォトレジスト膜３８を形成し、このフォトレジスト膜３８をマスクにして酸化シリコン膜３０および窒化シリコン膜２９をドライエッチングすることにより、溝３１〜３５の一部、例えば溝３２および溝３３を形成する。すなわち、この工程では、溝３２、３３のパターンが形成された第１のフォトマスク（図示せず）を使ってフォトレジスト膜３８に溝３２、３３のパターンを転写し、次に、このフォトレジスト膜３８をマスクにしたドライエッチングで酸化シリコン膜３０および窒化シリコン膜２９に溝３２、３３を形成する。このようにすると、同一メモリセル内に形成される２つの溝３２、３３の間隔は、最短部分でも露光光の解像限界（ＫｒＦを光源とした場合は、０．１９３μｍ）より大きいので、フォトレジスト膜３８に溝３２、３３のパターンを精度よく転写することができ、従って、酸化シリコン膜３０および窒化シリコン膜２９に精度よく溝３２、３３を形成することができる。
【００４６】
次に、フォトレジスト膜３８を除去した後、図１８および図１９に示すように、酸化シリコン膜３０の上部に第２のフォトレジスト膜３９を形成し、このフォトレジスト膜３９をマスクにして酸化シリコン膜３０および窒化シリコン膜２９をドライエッチングすることにより、例えば溝３１、溝３４および溝３５を形成する。すなわち、この工程では、溝３１、３４、３５のパターンが形成された第２のフォトマスク（図示せず）を使ってフォトレジスト膜３９に溝３１、３４、３５のパターンを転写し、次に、このフォトレジスト膜３９をマスクにしたドライエッチングで酸化シリコン膜３０および窒化シリコン膜２９に溝３１、３４、３５を形成する。このようにすると、同一メモリセル内に形成される溝３１、３４、３５の相互の間隔は、最短部分でも露光光の解像限界より大きいので、フォトレジスト膜３９に溝３１、３４、３５のパターンを精度よく転写することができ、従って、酸化シリコン膜３０および窒化シリコン膜２９に精度よく溝３１、３４、３５を形成することができる。
【００４７】
このように、本実施の形態では、フォトレジスト膜をマスクに用いたドライエッチングで、同一メモリセル内に互いの距離が近接した溝３１〜３５を形成する際、まず、互いの間隔が露光光の解像限界よりも大きい２つの溝３２、３３のパターンを転写した第１のフォトレジスト膜３８を使って溝３２、３３を形成し、次に、互いの間隔が露光光の解像限界よりも大きい３つの溝３１、３４、３５のパターンを転写した第２のフォトレジスト膜３９を使って溝３１、３４、３５を形成する。または、最初にフォトレジスト膜３９を使って溝３１、３４、３５を形成し、次に、フォトレジスト膜３８を使って溝３２、３３を形成してもよい。
【００４８】
これにより、同一メモリセル内に形成される溝３１〜３５のうち、例えば溝３１と溝３２、３３の最短距離（Ｄａ）や、溝３２、３３と溝３４の最短距離（Ｄｂ）が露光光の解像限界より小さい場合でも、すべての溝３１〜３５を精度よく形成することができる。
【００４９】
なお、一般に周辺回路領域に形成される溝３６、３７は、それらが１個のＭＩＳＦＥＴに接続される場合であっても、メモリアレイに形成される溝３１〜３５に比べて互いの間隔が広い。従って、第１のフォトレジスト膜３８をマスクにしたドライエッチングでメモリアレイに溝３２、３３を形成する際、または、第２のフォトレジスト膜３９をマスクにしたドライエッチングでメモリアレイに溝３１、３４、３５を形成する際、周辺回路領域の溝３６、３７を同時に形成することができる。ただし、周辺回路領域に形成される溝３６、３７の間隔を露光光の解像限界よりも狭くしたい場合は、第１のフォトレジスト膜３８をマスクにしたドライエッチングでメモリアレイに溝３２、３３を形成する際、溝３６、３７のいずれか一方を形成し、第２のフォトレジスト膜３９をマスクにしたドライエッチングでメモリアレイに溝３１、３４、３５を形成する際、溝３６、３７の他方を形成すればよい。
【００５０】
上記溝３１〜３５は、次のような方法によって形成することもできる。まず、図２０に示すように、基板１上に窒化シリコン膜２９および酸化シリコン膜３０を堆積した後、酸化シリコン膜３０の上部に窒化シリコン膜４０を堆積する。最上層の窒化シリコン膜４０は、その下層の酸化シリコン膜３０をエッチングする際のハードマスクとして使用される。
【００５１】
次に、図２１に示すように、窒化シリコン膜４０の上部に形成した第１のフォトレジスト膜３８に溝３２、３３のパターンを転写した後、このフォトレジスト膜３８をマスクにして窒化シリコン膜４０をドライエッチングする。
【００５２】
次に、フォトレジスト膜３８を除去した後、図２２に示すように、窒化シリコン膜４０の上部に形成した第２のフォトレジスト膜３９に溝３１、３４、３５のパターンを転写し、このフォトレジスト膜３９をマスクにして窒化シリコン膜４０をドライエッチングする。
【００５３】
このように、まず、互いの間隔が露光光の解像限界よりも大きい２つの溝３２、３３のパターンを転写した第１のフォトレジスト膜３８を使って窒化シリコン膜４０に溝３２、３３を形成し、次に、互いの間隔が露光光の解像限界よりも大きい３つの溝３１、３４、３５のパターンを転写した第２のフォトレジスト膜３９を使って窒化シリコン膜４０に溝３１、３４、３５を形成する。これにより、窒化シリコン膜４０に溝３１〜３５のパターンを精度よく形成することができる。
【００５４】
次に、フォトレジスト膜３９を除去した後、図２３に示すように、窒化シリコン膜４０をマスクにして酸化シリコン膜３０をドライエッチングすることにより、酸化シリコン膜３０に溝３１、３３および図示しない溝３２、３４、３５を形成する。このとき、下層の窒化シリコン膜２９の表面が露出した段階でエッチングを停止し、溝３１〜３５の下方の酸化シリコン膜２０がエッチングされないようにする。
【００５５】
次に、図２４に示すように、溝３１〜３５の外部の酸化シリコン膜３０上に残った窒化シリコン膜４０と、溝３１〜３５の底部に露出した窒化シリコン膜２９とを同時にエッチングすることにより、溝３１〜３５が完成する。
【００５６】
上記した溝３１〜３５の形成方法は、窒化シリコン膜４０の上部に第２のフォトレジスト膜３９を形成する際（図２２参照）、下地の段差（窒化シリコン膜４０の表面と酸化シリコン膜３０の表面との段差）が小さいので、第２のフォトレジスト膜３９に高い精度で溝３１、３４、３５のパターンを転写することができる利点がある。他方、前記図１６〜図１９に示した溝３１〜３５の形成方法は、第２のフォトレジスト膜３９を露光して溝３１、３４、３５のパターンを転写する際（図１９参照）、下地の段差（酸化シリコン膜３０の表面と酸化シリコン膜２０の表面との段差）が大きいので、第２の方法に比べると、溝３１、３４、３５のパターンを転写する精度が若干低下する。
【００５７】
次に、図２５に示すように、メモリアレイに形成された溝３１〜３５のそれぞれの内部に中間導電層４１〜４５を形成し、周辺回路領域に形成された溝３６、３７のそれぞれの内部に第１層配線４６、４７を形成する。中間導電層４１〜４５および第１層配線４６、４７を形成するには、例えば溝３１〜３７の内部を含む酸化シリコン膜３０上にスパッタリング法でＴｉＮ膜を堆積し、続いて金属膜としてＣＶＤ法でＷ膜を堆積した後、溝３１〜３７の外部のＷ膜およびＴｉＮ膜を化学的機械研磨法によって除去する。
【００５８】
次に、図２６に示すように、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂの一端部上に縦型ＭＩＳＦＥＴ（ＳＶ１）を形成し、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂの一端部上に縦型ＭＩＳＦＥＴ（ＳＶ２）を形成する。
【００５９】
縦型ＭＩＳＦＥＴ（ＳＶ１）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ１）と、この積層体（Ｐ１）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成される。縦型ＭＩＳＦＥＴ（ＳＶ１）の下部半導体層（ドレイン）５７は、その下部に形成されたプラグ５５およびバリア層４８を介して前記中間導電層４２に接続され、さらにこの中間導電層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ１）のドレインであるｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとに電気的に接続される。
【００６０】
縦型ＭＩＳＦＥＴ（ＳＶ２）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ２）と、この積層体（Ｐ２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成される。縦型ＭＩＳＦＥＴ（ＳＶ２）の下部半導体層（ドレイン）５７は、その下部に形成されたプラグ５５およびバリア層４８を介して前記中間導電層４３に接続され、さらにこの中間導電層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のソースであるｎ＋型半導体領域１４、と駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂとに電気的に接続される。
【００６１】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７及び上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、シリコン膜で形成されたｐチャネル型ＭＩＳＦＥＴで構成される。
【００６２】
次に、図２７に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部にプラグ８０、電源電圧線（Ｖｄｄ）９０、相補性データ線（ＢＬＴ、ＢＬＢ）および周辺回路の第２層配線８９を形成する。電源電圧線（Ｖｄｄ）９０、相補性データ線（ＢＬＴ、ＢＬＢ）および第２層配線８９は、銅（Ｃｕ）を主体とする金属膜で構成される。
【００６３】
縦型ＭＩＳＦＥＴＳ（ＳＶ１）のゲート電極６６は、ゲート引き出し電極５１ｂ、プラグ８０、中間導電層４３およびその下部のプラグ２８、２８を介して転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインであるｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ｂとに電気的に接続される。縦型ＭＩＳＦＥＴ（ＳＶ２）のゲート電極６６は、ゲート引き出し電極５１ａ、プラグ８０、中間導電層４２およびその下部のプラグ２８、２８を介して転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインであるｎ＋型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ｂとに電気的に接続される。
【００６４】
電源電圧線（Ｖｄｄ）９０は、縦型ＭＩＳＦＥＴＳ（ＳＶ１）の上部半導体層（ソース）５９および縦型ＭＩＳＦＥＴ（ＳＶ２）の上部半導体層（ソース）５９と電気的に接続される。
【００６５】
相補性データ線ＢＬＴは、転送ＭＩＳＦＥＴ（ＴＲ１）のソース、ドレイン（ｎ＋型半導体領域１４）の他方と電気的に接続され、相補性データ線（ＢＬＢ）は、転送ＭＩＳＦＥＴ（ＴＲ２）のソース、ドレイン（ｎ＋型半導体領域１４）の他方と電気的に接続される。
【００６６】
電源電圧線（Ｖｄｄ）９０および相補性データ線（ＢＬＴ、ＢＬＢ）の上層には、図示しないワード線（ＷＬ）および基準電圧線（Ｖｓｓ）が形成される。ワード線（ＷＬ）は、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａと電気的に接続され、基準電圧線（Ｖｓｓ）は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のｎ＋型半導体領域（ソース）１４と電気的に接続される。ワード線（ＷＬ）および基準電圧線（Ｖｓｓ）は、例えば銅（Ｃｕ）を主体とする金属膜で構成される。
【００６７】
ここまでの工程により、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されるメモリセル（ＭＣ）が略完成する。なお、上記メモリセル（ＭＣ）の構造および製造方法については、特願２００２−２２４２５４号に詳細な説明がある。
【００６８】
このように、本実施の形態では、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）とそれらの上部に形成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを接続する中間導電層４１〜４５が埋め込まれる溝３１〜３５を形成する際、第１および第２のフォトレジスト膜３８、３９をマスクに用いた２回のエッチングで溝３２、３３と溝３１、３４、３５を別々に形成する。
【００６９】
これにより、例えば溝３１と溝３２、３３の最短距離（Ｄａ）や、溝３２、３３と溝３４の最短距離（Ｄｂ）を露光光の解像限界より小さくした場合でも、すべての溝３１〜３５を精度よく形成することができるので、同一メモリセル内に配置される溝３１〜３５の間隔を縮小することが可能となり、ＳＲＡＭのメモリセルサイズを縮小することができる。またこれにより、ＳＲＡＭの大容量化、あるいはＳＲＡＭのチップサイズの縮小を図ることができる。
【００７０】
本実施の形態によれば、高価な位相シフトマスクを使用しなくとも、ＳＲＡＭのメモリセルサイズを縮小することが可能となる。また、本実施の形態で開示された技術と位相シフト技術とを組み合わせれば、メモリセルサイズをさらに縮小することが可能となる。
【００７１】
（実施の形態２）
本実施の形態は、同一配線層に露光光の解像限界よりも小さい間隔で複数の配線を形成する方法に適用したものである。
【００７２】
まず、図２８に示すように、基板１上に酸化シリコン膜７０を形成した後、酸化シリコン膜７０上にスパッタリング法でＷ膜７１を堆積し、続いてＷ膜７１上に窒化シリコン膜７２を堆積する。ここで、配線材料であるＷ膜７１は、Ａｌ合金膜のような他のメタル膜に置き換えてもよい。また、窒化シリコン膜７２は、その下層の配線材料をエッチングする際のハードマスクとして使用する。
【００７３】
次に、図２９に示すように、窒化シリコン膜７２の上部に第１のフォトレジスト膜７３ａ、７３ｂを形成し、このフォトレジスト膜７３ａ、７３ｂをマスクにして窒化シリコン膜７２をドライエッチングすることにより、配線と同一の形状を有する２つのハードマスク７２ａ、７２ｂを形成する。このとき、図に示す２つのフォトレジスト膜７３ａ、７３ｂの間隔を露光光の解像限界より大きくすることにより、２つのハードマスク７２ａ、７２ｂを精度よく形成することができる。
【００７４】
次に、フォトレジスト膜７３ａ、７３ｂを除去した後、図３０に示すように、Ｗ膜７１上に残った２つのハードマスク７２ａ、７２ｂの間に配線と同一の形状を有する第２のフォトレジスト膜７４を形成する。このとき、第２のフォトレジスト膜７４とハードマスク７２ａとの間隔（Ｓａ）、および第２のフォトレジスト膜７４とハードマスク７２ｂとの間隔（Ｓｂ）は、いずれも露光光の解像限界より小さい。
【００７５】
次に、図３１に示すように、ハードマスク７２ａ、７２ｂとフォトレジスト膜７４とをマスクにしてＷ膜７１をドライエッチングすることにより、配線７１Ａ、７１Ｂ、７１Ｃを形成する。
【００７６】
上記した方法によれば、露光光の解像限界よりも小さい間隔（Ｓａ、Ｓｂ）を有する複数の配線７１Ａ、７１Ｂ、７１Ｃを精度よく形成することができる。
【００７７】
上記配線７１Ａ、７１Ｂ、７１Ｃは、次のような方法によって形成することもできる。まず、図３２に示すように、酸化シリコン膜７０上にＷ膜７１を堆積し、続いてＷ膜７１上に窒化シリコン膜７２を堆積した後、窒化シリコン膜７２上に酸化シリコン膜７５する。窒化シリコン膜７２および酸化シリコン膜７５は、下層の配線材料（Ｗ膜７１）をエッチングする際のハードマスクとして使用する。
【００７８】
次に、図３３に示すように、酸化シリコン膜７５の上部に配線と同一の形状を有する第１のフォトレジスト膜７３ａ、７３ｂを形成し、このフォトレジスト膜７３ａ、７３ｂをマスクにして酸化シリコン膜７５をドライエッチングする。このとき、２つのフォトレジスト膜７３ａ、７３ｂの間隔は、露光光の解像限界より大きい。
【００７９】
次に、フォトレジスト膜７３ａ、７３ｂを除去した後、図３４に示すように、配線と同一の形状にパターニングされた２つの窒化シリコン膜７２の間に配線と同一の形状を有する第２のフォトレジスト膜７４を形成し、このフォトレジスト膜７４と酸化シリコン膜７５とをマスクにしたドライエッチングで窒化シリコン膜７２を配線と同一の形状にパターニングする。このとき、第２のフォトレジスト膜７４と酸化シリコン膜７５との間隔は、露光光の解像限界より小さい。
【００８０】
次に、フォトレジスト膜７４を除去すると、図３５に示すように、Ｗ膜７１の上部には、窒化シリコン膜７２と酸化シリコン膜７５との積層膜からなる第１のハードマスク７６ａ、および窒化シリコン膜７２からなる第２のハードマスク７６ｂが形成される。
【００８１】
次に、図３６に示すように、上記ハードマスク７６ａ、７６ｂをマスクにしてＷ膜７１をドライエッチングすることにより、露光光の解像限界よりも小さい間隔を有する複数の配線７１Ａ、７１Ｂ、７１Ｃを形成する。また、Ｗ膜７１をドライエッチングする際、あるいはＷ膜７１をドライエッチングした後、ハードマスク７６ａの一部を構成する酸化シリコン膜７５をエッチングすることにより、配線７１Ａ、７１Ｂ、７１Ｃのそれぞれの上部に窒化シリコン膜７２のみを残すことができる。これにより、後の工程で配線７１Ａ、７１Ｂ、７１Ｃの上部の層間絶縁膜をエッチングして配線７１Ａ、７１Ｂ、７１Ｃの表面に達するスルーホールを形成する作業などが容易になる。
【００８２】
（実施の形態３）
本実施の形態は、同一絶縁膜に露光光の解像限界よりも小さい間隔で複数のコンタクトホールを形成する方法に適用したものである。
【００８３】
まず、図３７に示すように、基板１上にゲート電極７Ｃとｎ＋型半導体領域１４とを含むｎチャネル型ＭＩＳＦＥＴＱｎを形成した後、ｎチャネル型ＭＩＳＦＥＴＱｎの上部に窒化シリコン膜１９、酸化シリコン膜２０および窒化シリコン膜８１を堆積する。窒化シリコン膜８１は、その下層の酸化シリコン膜２０をエッチングする際のハードマスクとして使用する。
【００８４】
次に、図３８に示すように、窒化シリコン膜８１の上部に第１のフォトレジスト膜８２を形成し、このフォトレジスト膜８２をマスクにしてゲート電極７Ｃの上部の窒化シリコン膜８１をドライエッチングする。これにより、ゲート電極７Ｃの上部の窒化シリコン膜８１には、コンタクトホールと同一の形状を有するホールパターン８１ａが形成される。
【００８５】
次に、フォトレジスト膜８２を除去した後、図３９に示すように、窒化シリコン膜８１の上部に第２のフォトレジスト膜８３を形成し、このフォトレジスト膜８３をマスクにしてｎ＋型半導体領域１４の上部の窒化シリコン膜８１をドライエッチングする。これにより、ｎ＋型半導体領域１４の上部の窒化シリコン膜８１には、コンタクトホールと同一の形状を有するホールパターン８１ｂが形成される。
【００８６】
次に、フォトレジスト膜８３を除去した後、図４０に示すように、ホールパターン８１ａ、８１ｂが形成された窒化シリコン膜８１をマスクにしたドライエッチングでゲート電極７Ｃの上部の酸化シリコン膜２０にコンタクトホール８４を形成し、ｎ＋型半導体領域１４の上部の酸化シリコン膜２０にコンタクトホール８５を形成する。
【００８７】
次に、図４１に示すように、酸化シリコン膜２０上に残った窒化シリコン膜８１と、コンタクトホール８４、８５の底部に露出した窒化シリコン膜１９とを同時にエッチングすることにより、コンタクトホール８４、８５が完成する。その後、図４２に示すように、コンタクトホール８４、８５の内部にプラグ８６を形成する。
【００８８】
このように、本実施の形態では、ホールパターン８１ａ、８１ｂが形成された窒化シリコン膜８１をマスクにして酸化シリコン膜２０にコンタクトホール８４、８５を形成する際、第１および第２のフォトレジスト膜８２、８３をマスクに用いた２回のエッチングでホールパターン８１ａとホールパターン８１ｂを別々に形成する。
【００８９】
これにより、ホールパターン８１ａとホールパターン８１ｂの距離を露光光の解像限界よりも小さくすることができるので、ゲート電極７Ｃの上部のコンタクトホール８４とｎ＋型半導体領域１４の上部のコンタクトホール８５の距離を露光光の解像限界よりも小さくすることができ、ＭＩＳＦＥＴの微細化を図ることができる。
【００９０】
（実施の形態４）
本実施の形態は、例えば図４３に示すような１個の半導体チップ１００の主面に、中央演算処理装置（ＣＰＵ）、アナログ回路、入出力回路（Ｉ／Ｏ）、メモリ回路（ＲＡＭ、ＲＯＭ）などを集積したメモリ混載ロジックデバイスの配線形成方法に適用したものである。
【００９１】
まず、図４４に示すように、半導体チップ１００を構成する基板１の一部（例えばＣＰＵ形成領域、メモリ回路形成領域、アナログ回路形成領域または入出力回路形成領域）にｎチャネル型ＭＩＳＦＥＴＱｎ（および図示しないｐチャネル型ＭＩＳＦＥＴ）を形成し、続いてこれらのＭＩＳＦＥＴを覆う絶縁膜である酸化シリコン膜１０１にコンタクトホール１０２を形成してその内部に導電膜であるプラグ１０３を埋め込んだ後、酸化シリコン膜１０１の上部に第１層配線用の導電膜１０４を堆積する。導電膜１０４は、例えばスパッタ法で堆積したＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜の３層膜からなる。
【００９２】
次に、図４５（平面図）および図４６（図４５のＥ−Ｅ’線に沿った断面図）に示すように、導電膜１０４の上部に形成した第１のフォトレジスト膜１０５をマスクにしたドライエッチングで導電膜１０４をパターニングする。このとき、図４５に示すように、導電膜１０４を、その平面パターンが図の左右方向（Ｘ方向）に沿って帯状に延在するようにパターニングする。
【００９３】
図４５中の破線で示した格子状のラインは、図面を分かり易くするために配線が配置されるチャネルを示したもので、このうち、図の左右方向（Ｘ方向）に延びる破線は、第１層配線が形成されるチャネル、上下方向（Ｙ方向）に延びる破線は、第２層配線が形成されるチャネルをそれぞれ示している。すなわち、上記導電膜１０４は、まず第１層配線の延在方向（チャネル方向）に沿ってパターニングされる。なお、特に限定はされないが、本実施の形態においてＸ方向及びＹ方向のチャネルの間隔Ｓは等しく構成される。
【００９４】
次に、フォトレジスト膜１０５を除去した後、図４７および図４８に示すように、エッチングとして、例えば第２のフォトレジスト膜１０６をマスクにしたドライエッチングで導電膜１０４をパターニングする。このとき、導電膜１０４は、第１層配線のチャネル方向（Ｘ方向）と直交する方向（Ｙ方向）にパターニングされ、これにより、導電膜１０４からなる第１層配線１０７が完成する。第１層配線１０７は、導電膜１０４をチャネル方向と直交する方向（Ｙ方向）に沿ってパターニングし、その後、チャネル方向（Ｘ方向）に沿ってパターニングすることによって形成することもできる。
【００９５】
上記した第１層配線１０７の形成方法は、２枚のフォトマスクを使った２回のエッチングで導電膜１０４をパターニングするので、露光光の干渉の影響が無くなる。すなわち、複数枚のフォトレジストマスクを用いた複数回フォトリソグラフィ工程を用いて、複数の導電膜１０４を形成する。この結果、第１層配線１０７の両端部の丸みが少なくなるので、第１層配線１０７の両端部が内側へ後退する量を減らすことができる。
【００９６】
これにより、第１層配線のチャネル方向（Ｘ方向）において、第１層配線１０７の端部とチャネルとの幅（図４７に示すスペース＝ｃ）を小さくすることができる。従って、第１層配線のチャネル方向（Ｘ方向）において、互いに隣接するチャネル交差点上に第１層配線１０７が配置される場合でも、第１層配線１０７の端部とチャネルとの幅（図４７に示すスペース＝ｃ）および第１層配線１０７、１０７のスペース（図４７に示すスペース＝ａ）を狭くすることができるので、第１層配線のチャネル方向（Ｘ方向）において、チャネルの間隔Ｓを縮小して配線密度を向上させることが可能になる。
【００９７】
次に、図４９および図５０に示すように、第１層配線１０７の上部に層間絶縁膜として、例えば酸化シリコン膜１０８を堆積した後、例えばＣＭＰ（化学的機械研磨）法等の研磨を用いて層間絶縁膜の表面を平坦化し、その後、酸化シリコン膜１０８にコンタクトホール１０９を形成してその内部にプラグ１１０を埋め込む。図４９に示すように、コンタクトホール１０９は、第１層配線１０７が形成されたチャネルと第２層配線が形成されるチャネルとの交点に配置される。
【００９８】
次に、図５１および図５２に示すように、酸化シリコン膜１０８の上部に堆積した第２層配線用の導電膜を前記導電膜１０４と同様の方法でパターニングすることによって第２層配線１１１を形成し、前記コンタクトホール１０９内のプラグ１１０を通じて第２層配線１１１と第１層配線１０７とを電気的に接続する。
【００９９】
上記した第２層配線１１１の形成方法は、前記導電膜１０４と同様の方法で２枚のフォトマスクを使った２回のエッチングで導電膜をパターニングするので、露光光の干渉の影響が無くなる。すなわち、複数枚のフォトレジストマスクを用いた複数回フォトリソグラフィ工程を用いて、複数の導電膜を形成する。この結果、第２層配線１１１の両端部の丸みが少なくなるので、第２層配線１１１の両端部が内側へ後退する量を減らすことができる。これにより、第２層配線のチャネル方向（Ｙ方向）において、第２層配線１１１の端部とチャネルとの幅（図５１に示すスペース＝ｃ）を小さくすることができる。
【０１００】
このように、本実施の形態の配線形成方法によれば、２枚のフォトマスクを使った２回のエッチングで配線用の導電膜１０４をパターニングすることにより、第１層配線１０７の両端部が内側へ後退する量を減らすことができる。
【０１０１】
これにより、第１層配線のチャネル方向（Ｘ方向）において、第１層配線１０７の端部とチャネルとの幅（図４７に示すスペース＝ｃ）を小さくすることができる。従って、第１層配線のチャネル方向（Ｘ方向）において、互いに隣接するチャネル交差点上に第１層配線１０７が配置される場合でも、第１層配線１０７の端部とチャネルとの幅（図４７に示すスペース＝ｃ）および第１層配線１０７、１０７のスペース（図４７に示すスペース＝ａ）を狭くすることができるので、第１層配線のチャネル方向（Ｘ方向）において、チャネルの間隔Ｓを縮小して配線密度を向上させることが可能になる。
【０１０２】
また、第１層配線１０７の端部とその上部に形成されるコンタクトホール１０９とのずれ量（図５１に示すずれ量＝ｂ）を小さくすることができる。すなわち、内側へ後退する量、合わせ余裕およびリザーバ等を考慮したずれ量（図５１に示すずれ量＝ｂ）を小さくすることができる。従って、互いに隣接するチャネル交差点上にコンタクトホール１０９、１０９が配置される場合でも、第１層配線１０７、１０７のスペース（図５１に示すスペース＝ａ）を狭くすることができるので、チャネルの間隔Ｓを縮小して配線密度を向上させることが可能になる。
【０１０３】
他方、１枚のフォトマスクを使った１回のエッチングで配線用の導電膜１０４をパターニングする場合は、第１層配線１０７の両端部が内側へ後退する量が大きくなる。従って、第１層配線１０７とコンタクトホール１０９内のプラグ１１０とを確実に接続させるためには、第１層配線１０７の端部とその上部に形成されるコンタクトホール１０９とのずれ量（ｂ）を大きく確保しておく必要があるので、チャネルの間隔Ｓを縮小して配線密度を向上させることが困難になる。すなわち、チャネルの間隔Ｓを大きくする必要があり、配線密度を向上させることが困難になる。
【０１０４】
また、２枚のフォトマスクを使った２回のエッチングで配線用の導電膜をパターニングすることにより、第２層配線１１１の両端部が内側へ後退する量を減らすことができる。これにより、第２層配線のチャネル方向（Ｙ方向）において、第２層配線１１１の端部とチャネルとの幅（図５１に示すスペース＝ｃ）を小さくすることができる。また、第１層配線１０７と同様に、第２層配線１１１、１１１のスペース（図５１に示すスペース＝ａ）を狭くすることができるので、チャネルの間隔Ｓを縮小して配線密度を向上させることが可能になる。
【０１０５】
また、２枚のフォトマスクを使った２回のエッチングで配線用の導電膜をパターニングすることにより、第１層配線１０７及び第２層配線１１１の両端部が内側へ後退する量を減らすことができる。これにより、配線１０７、１１１の端部とチャネルとの幅（図４７および図５１に示すスペース＝ｃ）、第１層配線１０７、１０７のスペース及び、第２層配線１１１、１１１のスペース（図５１に示すスペース＝ａ）を狭くすることができるので、チャネルの間隔Ｓを縮小して配線密度を向上させることが可能になる。
【０１０６】
なお、図示しないが、第３層配線以降も、第１層配線１０７および第２層配線１１１と同様に形成してもよいのは勿論である。
【０１０７】
また、第１層配線１０７（または第２層配線１１１）は、次のような方法で形成することもできる。まず、図５３に示すように、第１のフォトレジスト膜（図示せず）をマスクにしたドライエッチングで導電膜１０４をパターニングする。このとき、導電膜１０４は、その平面パターンが図の左右方向に沿って帯状に延在するようにパターニングされるが、同一チャネル上に配置される第１層配線１０７のうち、互いのスペースが広い箇所は、この工程で分離しておく。
【０１０８】
次に、図５４に示すように、第２のフォトレジスト膜（図示せず）をマスクにしたドライエッチングで導電膜１０４をパターニングし、同一チャネル上に配置される第１層配線１０７のうち、互いのスペースが狭い箇所のみを分離することにより、第１層配線１０７が完成する。その後、図５５に示すように、第１層配線１０７が形成されたチャネルと、後に第２層配線が形成されるチャネルとの交点にコンタクトホール１０９を形成する。
【０１０９】
上記の配線形成方法によれば、同一チャネル上に配置される複数の第１層配線１０７のうち、互いのスペースが狭い箇所は、それらの端部が内側へ後退する量を減らすことができる。これにより、第１層配線のチャネル方向（Ｘ方向）において、第１層配線１０７の端部とチャネルとの幅（図４７に示すスペース＝ｃ）を小さくすることができる。また、第１層配線１０７、１０７のスペース（ａ）を狭くすることができるので、チャネルの間隔Ｓを縮小して配線密度を向上させることが可能になる。
【０１１０】
また一般に、互いに隣接するチャネル交差点上にコンタクトホール１０９、１０９が配置される確率は低いので、上記の配線形成方法によれば、２枚目のフォトマスクに形成するパターンのデータ量が少なくなる。これにより、２枚目のフォトマスクの製造に要する時間を短縮することができる。
【０１１１】
２枚のフォトマスクを使った２回のエッチングで配線用の導電膜１０４をパターニングする場合、露光光源としてＫｒＦとそれよりも波長が短いＡｒＦ（フッ化アルゴン）とを組み合わせて使用することもできる。すなわち、ＫｒＦを露光光源とするリソグラフィ工程で互いのスペースが広い箇所のみをパターニングし、次に、ＡｒＦを露光光源とするリソグラフィ工程で互いのスペースが狭い箇所をパターニングすることによって第１層配線１０７または第２層配線１１１を形成してもよい。この場合は、ＡｒＦを露光光源とする２回のリソグラフィ工程で第１層配線１０７または第２層配線１１１を形成する場合に比べて、値段の高いＡｒＦ用フォトレジスト膜の使用量を減らすことができるので、メモリ混載ロジックデバイスの製造コストを低減することができる。
【０１１２】
第１層配線１０７または第２層配線１１１は、図２０〜図２４と同様に、ハードマスクを用いた方法で形成することもできる。すなわち、図５６に示すように、図２０〜図２４と同様に、２枚のフォトレジストマスクを使った２回のエッチングでまずハードマスク（窒化シリコン膜１２０）をパターニングした後、フォトレジストマスクを除去し、その後ハードマスク（窒化シリコン膜１２０）をマスクにしたエッチングにより、第１層配線１０７または第２層配線１１１を形成する。このように、複数枚のフォトレジストマスクを用いた複数回フォトリソグラフィ工程を用いて、複数のハードマスク（窒化シリコン膜１２０）を形成し、前記複数のハードマスクを用いたエッチングにより前記複数の第１層配線１０７または第２層配線１１１を形成する。この結果、薄いハードマスクをフォトレジストマスクでパターニングするのでフォトレジストマスクの膜厚を薄くでき、加工精度を向上でき、より微細な加工が可能となる。なお、さらに説明すると、まず、図５６に示すように、ＭＩＳＦＥＴを覆う酸化シリコン膜１０１の上部に第１層配線用の導電膜１０４を堆積した後、導電膜１０４の上部にＣＶＤ法で窒化シリコン膜１２０を堆積する。この窒化シリコン膜１２０は、導電膜１０４をパターニングするためのハードマスクとして使用される。この場合、ハードマスク（窒化シリコン膜１２０）は、窒化シリコン膜に限定されずＳＩＯＮ膜で構成してもよいのは勿論である。
【０１１３】
次に、図５７（ａ）および同図（ｂ）（図５７（ａ）のＦ−Ｆ’線に沿った断面図）に示すように、窒化シリコン膜１２０の上部に形成した第１のフォトレジスト膜１２１をマスクにしたドライエッチングで窒化シリコン膜１２０をパターニングする。このとき、窒化シリコン膜１２０は、互いのスペースの広い箇所のみがパターニングされる。
【０１１４】
次に、フォトレジスト膜１２１を除去した後、図５８に示すように、第２のフォトレジスト膜１２２をマスクにしたドライエッチングで窒化シリコン膜１２０をパターニングする。このとき、窒化シリコン膜１２０は、互いのスペースの狭い箇所がパターニングされる。
【０１１５】
このように、２枚のフォトマスクを使った２回のエッチングで窒化シリコン膜１２０をパターニングすることにより、互いのスペースが狭い箇所を精度よく分離することができる。
【０１１６】
次に、フォトレジスト膜１２２を除去した後、図５９に示すように、窒化シリコン膜１２０をマスクにしたドライエッチングで導電膜１０４をパターニングすることにより、第１層配線１０７が完成する。その後、図６０に示すように、第１層配線１０７の端部に複数のコンタクトホール１０９を形成する。
【０１１７】
上記の配線形成方法によれば、フォトレジスト膜に比べて導電膜１０４に対するエッチング選択比が大きい窒化シリコン膜１２０をマスクに用いるので、第１層配線１０７をより高い精度でパターニングすることができる。これにより、互いに隣接する第１層配線１０７、１０７の端部のスペースを縮小することができると共に、第１層配線１０７の端部に複数のコンタクトホール１０９を高い密度で配置することができる。
【０１１８】
上記した本実施の形態の配線形成方法は、例えば図６１に示すように、ダマシン方式によって第１層配線１０７を形成する場合にも適用することができる。この場合も、２枚のフォトマスクを使った２回のエッチングで第１層配線１０７を形成することにより、第１層配線１０７同士のスペースを狭くすることができるので、チャネルの間隔を縮小して配線密度を向上させることが可能になる。
【０１１９】
上記した本実施の形態の配線形成方法によれば、複数枚のフォトレジストマスクを用いた複数回フォトリソグラフィ工程を用いて、複数の導電膜を形成する。
【０１２０】
また、複数枚のフォトレジストマスクを用いた複数回フォトリソグラフィ工程を用いて、複数のハードマスク（窒化シリコン膜１２０）を形成し、前記複数のハードマスクを用いたエッチングにより前記複数の第１層配線１０７または第２層配線１１１を形成する。
【０１２１】
また、導電膜をＫｒＦ用フォトレジストマスク膜を用いたフォトリソグラフィ工程を用いて、ストレートパターン状の複数の配線パターンを形成し、前記ストレートパターン状の複数の配線パターンを、ＡｒＦ用フォトレジストマスク膜を用いたフォトリソグラフィ工程を用いて隣接する複数の配線パターンを形成する。なお、ＫｒＦ用フォトレジスト膜を用いたフォトリソグラフィ工程を用いた配線パターン形成工程と、ＡｒＦ用フォトレジスト膜を用いたフォトリソグラフィ工程を用いた配線パターン形成工程との順序を入れ替えてよいのは勿論である。
【０１２２】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２３】
例えば実施の形態１〜３に示すＳＲＡＭのメモリセルを、実施の形態４に示すメモリ混載ロジックデバイスのメモリに用いてよいのは勿論である。また、実施の形態１〜３に示すＳＲＡＭの周辺回路でＣＰＵ等の論理回路を構成してもよいのは勿論である。また、実施の形態４に示すメモリ混載ロジックデバイスは、ロジックデバイス単体またはメモリ単体で構成してもよいのは勿論である。また、実施の形態４に示す配線の形成方法を実施の形態１〜３に示すＳＲＡＭのメモリセルおよびその周辺回路に適用してもよいのは勿論である。
【０１２４】
本願によって開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１２５】
同一メモリセル内の同一配線層に形成される複数の中間導電層の間隔を露光光の解像限界以下まで縮小することができるので、配線またはメモリセルサイズを縮小することができる。
【０１２６】
また、ＳＲＡＭのメモリセルサイズを縮小し高集積化を推進することができる。
【０１２７】
また、半導体基板上の同一配線層に形成される複数の配線同士の間隔や、同一絶縁膜に形成される複数の接続孔同士の間隔を縮小することによって、ＬＳＩの微細化、高集積化を推進することができる。
【０１２８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１２９】
半導体集積回路装置の高集積化を推進することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部平面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図２９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３０】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３３】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３４】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３５】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３６】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３７】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３８】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図３９】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４０】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４１】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４２】本発明の他の実施の形態であるＳＲＡＭの製造方法を示す要部断面図である。
【図４３】本発明の他の実施の形態であるメモリ混載ロジックデバイスの回路ブロックを示す概略平面図である。
【図４４】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【図４５】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図４６】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【図４７】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図４８】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【図４９】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図５０】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【図５１】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図５２】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【図５３】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図５４】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図５５】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図５６】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【図５７】（ａ）は、本発明の他の実施の形態である配線形成方法を示す要部平面図、（ｂ）は、同じく断面図である。
【図５８】（ａ）は、本発明の他の実施の形態である配線形成方法を示す要部平面図、（ｂ）は、同じく断面図である。
【図５９】（ａ）は、本発明の他の実施の形態である配線形成方法を示す要部平面図、（ｂ）は、同じく断面図である。
【図６０】本発明の他の実施の形態である配線形成方法を示す要部平面図である。
【図６１】本発明の他の実施の形態である配線形成方法を示す要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７Ａ、７Ｂ ゲート電極
８ 酸化シリコン膜
９ ｎ−型半導体領域
１０ ｐ−型半導体領域
１３ サイドウォールスペーサ
１４ ｎ＋型半導体領域（ソース、ドレイン）
１５ ｐ＋型半導体領域（ソース、ドレイン）
１８ Ｃｏシリサイド層
１９ 窒化シリコン膜
２０ 酸化シリコン膜
２１〜２７ コンタクトホール
２８ プラグ
２９ 窒化シリコン膜
３０ 酸化シリコン膜
３１〜３７ 溝
３８、３９ フォトレジスト膜
４０ 窒化シリコン膜
４１〜４５ 中間導電層
４６、４７ 第１層配線
４８ バリア層
５０ 多結晶シリコン膜
５１ａ、５１ｂ ゲート引き出し電極
５５ プラグ
５７ 下部半導体層
５８ 中間半導体層
５９ 上部半導体層
６３ ゲート絶縁膜
６６ ゲート電極
７０ 酸化シリコン膜
７１ Ｗ膜
７１Ａ、７１Ｂ、７１Ｃ 配線
７２ 窒化シリコン膜
７２ａ、７２ｂ ハードマスク
７３ａ、７３ｂ、７４ フォトレジスト膜
７５ 酸化シリコン膜
７６ａ、７６ｂ ハードマスク
８０ プラグ
８１ 窒化シリコン膜
８１ａ、８１ｂ ホールパターン
８２、８３ フォトレジスト膜
８４、８５ コンタクトホール
８６ プラグ
８９ 第２層配線
９０（Ｖｄｄ） 電源電圧線
１００ 半導体チップ
１０１ 酸化シリコン膜
１０２ コンタクトホール
１０３ プラグ
１０４ 導電膜
１０５、１０６ フォトレジスト膜
１０７ 第１層配線
１０８ 酸化シリコン膜
１０９ コンタクトホール
１１０ プラグ
１１１ 第２層配線
１２０ 窒化シリコン膜
１２１、１２２ フォトレジスト膜
ＢＬＴ、ＢＬＢ 相補性データ線
ＤＲ１、ＤＲ２ 駆動ＭＩＳＦＥＴ
Ｌ 活性領域
ＭＣ メモリセル
Ｐ１、Ｐ２ 積層体
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＶ１、ＳＶ２ 縦型ＭＩＳＦＥＴ
ＴＲ１、ＴＲ２ 転送ＭＩＳＦＥＴ
ＷＬ ワード線

Claims (16)

  1. 半導体基板上の同一配線層に複数の配線を形成する際、
    （ａ）前記複数の配線を複数の群に分割し、前記複数の群のそれぞれに含まれる配線のパターンが形成された複数枚のフォトマスクを用意する工程と、
    （ｂ）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程によって、前記複数の配線を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
  2. 前記（ｂ）工程は、
    （ｂ−１）前記配線層上に配線用導電膜を形成する工程と、
    （ｂ−２）前記配線用導電膜上にマスク用絶縁膜を形成し、前記マスク用絶縁膜上にフォトレジスト膜を形成する工程と、
    （ｂ−３）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程によって、前記マスク用絶縁膜に前記複数の配線のパターンを転写する工程と、
    （ｂ−４）前記複数の配線のパターンが転写された前記マスク用絶縁膜をマスクにしたエッチングで前記配線用導電膜をパターニングすることによって、前記複数の配線を形成する工程と、
    を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  3. 前記複数の配線は、同一メモリセル内の同一配線層に形成されることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  4. 前記複数の配線は、互いの間隔が前記フォトリソグラフィ工程で使用される露光光の解像限界以下である複数の配線を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  5. 前記（ｂ）工程は、
    （ｂ−１）前記半導体基板上に絶縁膜、マスク用絶縁膜およびフォトレジスト膜をこの順で形成する工程と、
    （ｂ−２）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程によって、前記マスク用絶縁膜に前記複数の配線のパターンを転写する工程と、
    （ｂ−３）前記複数の配線のパターンが転写された前記マスク用絶縁膜をマスクにしたエッチングで前記絶縁膜に複数の配線溝を形成する工程と、
    （ｂ−４）前記複数の配線溝の内部に配線用導電膜を埋め込む工程と、
    を含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  6. 半導体基板上の同一絶縁層に複数の接続孔を形成する際、
    （ａ）前記複数の接続孔を複数の群に分割し、前記複数の群のそれぞれに含まれる接続孔のパターンが形成された複数枚のフォトマスクを用意する工程と、
    （ｂ）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程によって、前記複数の接続孔を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
  7. 前記（ｂ）工程は、
    （ｂ−１）前記半導体基板上に絶縁膜、マスク用絶縁膜およびフォトレジスト膜をこの順で形成する工程と、
    （ｂ−２）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程によって、前記マスク用絶縁膜に前記複数の接続孔のパターンを転写する工程と、
    （ｂ−３）前記複数の接続孔のパターンが転写された前記マスク用絶縁膜をマスクにしたエッチングで前記絶縁膜に前記複数の接続孔を形成する工程と、
    を含むことを特徴とする請求項６記載の半導体集積回路装置の製造方法。
  8. 前記複数の接続孔は、同一半導体素子内の異なる導電層上に形成されることを特徴とする請求項６記載の半導体集積回路装置の製造方法。
  9. 前記複数の接続孔は、互いの間隔が前記フォトリソグラフィ工程で使用される露光光の解像限界以下である複数の接続孔を含むことを特徴とする請求項６記載の半導体集積回路装置の製造方法。
  10. メモリセルと周辺回路とを有する半導体集積回路装置の製造方法であって、半導体基板上の一つのメモリセルを構成する同一配線層に複数の導電膜を形成する際、
    （ａ）前記複数の導電膜を複数の群に分割し、前記同一配線層のそれぞれに含まれる導電膜のパターンが形成された複数枚のフォトマスクを用意する工程と、
    （ｂ）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程を用いて、前記複数の導電膜を形成する工程と、
    を有し、
    前記（ａ）工程において、周辺回路用の配線のパターンは、前記複数の群のうちの一つの群に含まれ、
    前記（ｂ）工程において、周辺回路用の配線が形成されることを特徴とする半導体集積回路装置の製造方法。
  11. 半導体集積回路装置の製造方法であって、
    （ａ）同一の第１配線層に形成される複数の第１配線を複数の群に分割し、前記複数の群のそれぞれに含まれる第１配線のパターンが形成された複数枚の第１フォトマスクを用意する工程と、
    （ｂ）前記複数枚の第１フォトマスクを用いた複数回のフォトリソグラフィ工程を用いて、前記複数の第１配線を形成する工程と、
    （ｃ）前記複数の第１配線上に層間絶縁膜を形成する工程と、
    （ｄ）前記層間絶縁膜上の同一の第２配線層に形成される複数の第２配線を複数の群に分割し、前記複数の群のそれぞれに含まれる第２配線のパターンが形成された複数枚の第２フォトマスクを用意する工程と、
    （ｅ）前記複数枚の第２フォトマスクを用いた複数回のフォトリソグラフィ工程を用いて、前記複数の第２配線を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
  12. 前記複数の第１配線は、前記複数の第２配線に対して交差する方向に延在して構成されることを特徴とする請求項１１記載の半導体集積回路装置の製造方法。
  13. メモリセルを有する半導体集積回路装置の製造方法であって、一つのメモリセルを構成する同一配線層に複数の導電膜を形成する際、
    （ａ）前記複数の導電膜を複数の群に分割し、前記同一配線層のそれぞれに含まれる導電膜のパターンが形成された複数枚のフォトマスクを用意する工程と、
    （ｂ）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程を用いて、複数のハードマスクを形成し、前記複数のハードマスクを用いたエッチングにより前記複数の導電膜を形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
  14. 半導体基板上の同一配線層に複数の配線を形成する際、
    （ａ）前記複数の配線を複数の群に分割し、前記複数の群のそれぞれに含まれる配線のパターンが形成された複数枚のフォトマスクを用意する工程と、
    （ｂ）前記複数枚のフォトマスクを用いた複数回のフォトリソグラフィ工程を用いて、複数のハードマスクを形成し、前記複数のハードマスクを用いたエッチングにより前記複数の配線を形成する工程と、
    有することを特徴とする半導体集積回路装置の製造方法。
  15. （ａ）導電膜をＫｒＦ用フォトマスクを用いたフォトリソグラフィ工程を用いて、ストレートパターン状の複数の配線パターンを形成する工程と、
    （ｂ）前記ストレートパターン状の複数の配線パターンを、ＡｒＦ用フォトマスクを用いたフォトリソグラフィ工程を用いて隣接する複数の配線パターンを形成する工程と、
    を有することを特徴とする半導体集積回路装置の製造方法。
  16. 前記複数の配線パターンは、同一メモリセル内の同一配線層に形成されることを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
JP2003153882A 2003-05-30 2003-05-30 半導体集積回路装置の製造方法 Pending JP2004356469A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2003153882A JP2004356469A (ja) 2003-05-30 2003-05-30 半導体集積回路装置の製造方法
KR1020040037143A KR20040103312A (ko) 2003-05-30 2004-05-25 반도체 집적회로장치의 제조방법
US10/855,598 US7109126B2 (en) 2003-05-30 2004-05-28 Method of manufacturing a semiconductor integrated circuit device
US11/265,292 US7402475B2 (en) 2003-05-30 2005-11-03 Method of manufacturing a semiconductor integrated circuit device
US12/146,599 US7595266B2 (en) 2003-05-30 2008-06-26 Method of manufacturing a semiconductor integrated circuit device
US12/435,446 US7833905B2 (en) 2003-05-30 2009-05-05 Method of manufacturing a semiconductor integrated circuit device
US12/896,933 US7985678B2 (en) 2003-05-30 2010-10-04 Method of manufacturing a semiconductor integrated circuit device
US13/165,888 US20110250752A1 (en) 2003-05-30 2011-06-22 Method of manufacturing a semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003153882A JP2004356469A (ja) 2003-05-30 2003-05-30 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004356469A true JP2004356469A (ja) 2004-12-16

Family

ID=33447840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003153882A Pending JP2004356469A (ja) 2003-05-30 2003-05-30 半導体集積回路装置の製造方法

Country Status (3)

Country Link
US (6) US7109126B2 (ja)
JP (1) JP2004356469A (ja)
KR (1) KR20040103312A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040636A (ja) * 2008-08-01 2010-02-18 Sony Corp 固体撮像装置の製造方法
US8581333B2 (en) 2008-04-16 2013-11-12 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
KR101569532B1 (ko) 2008-08-01 2015-11-16 소니 주식회사 고체 촬상 장치, 그 제조 방법 및 촬상 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467027B1 (ko) * 2003-01-07 2005-01-24 삼성전자주식회사 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법
EP1519419B1 (en) 2003-09-24 2018-02-21 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP2005310852A (ja) * 2004-04-19 2005-11-04 Renesas Technology Corp 半導体集積回路装置およびの製造方法
KR100591133B1 (ko) * 2004-12-15 2006-06-19 동부일렉트로닉스 주식회사 불화아르곤용 포토레지스트를 이용한 게이트 패턴 형성 방법
TWI452415B (zh) * 2010-02-09 2014-09-11 Zhen Ding Technology Co Ltd 底片、底片設計方法及使用該底片製作之電路基板
JP5626016B2 (ja) * 2011-02-28 2014-11-19 富士通セミコンダクター株式会社 半導体装置の製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032530A (en) * 1989-10-27 1991-07-16 Micron Technology, Inc. Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants
US5021353A (en) * 1990-02-26 1991-06-04 Micron Technology, Inc. Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions
KR970005682B1 (ko) * 1994-02-07 1997-04-18 현대전자산업 주식회사 반도체 소자의 미세패턴 형성방법
JPH0864695A (ja) * 1994-08-24 1996-03-08 Sony Corp コンタクトプログラム方式ｒｏｍ及びその作製方法
US5466639A (en) * 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
US5512514A (en) * 1994-11-08 1996-04-30 Spider Systems, Inc. Self-aligned via and contact interconnect manufacturing method
JPH08314113A (ja) * 1995-05-17 1996-11-29 Fujitsu Ltd マスク及びこれを使用して形成されるプリント基板
US5950106A (en) * 1996-05-14 1999-09-07 Advanced Micro Devices, Inc. Method of patterning a metal substrate using spin-on glass as a hard mask
US5821169A (en) * 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
KR100207487B1 (ko) * 1996-08-20 1999-07-15 윤종용 반도체 기억소자의 완충패드 형성방법
US6919168B2 (en) * 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
US6072213A (en) * 1998-04-30 2000-06-06 Advanced Micro Devices, Inc. Transistor having an etchant-scalable channel length and method of making same
US6221713B1 (en) * 1999-03-05 2001-04-24 Taiwan Semiconductor Manufacturing Company Approach for self-aligned contact and pedestal
JP3353743B2 (ja) * 1999-05-18 2002-12-03 日本電気株式会社 半導体装置とその製造方法
US6306769B1 (en) * 2000-01-31 2001-10-23 Advanced Micro Devices Use of dual patterning masks for printing holes of small dimensions
JP2001309969A (ja) * 2000-04-28 2001-11-06 Gunze Ltd 人工硬膜
JP2002009056A (ja) * 2000-06-22 2002-01-11 Mitsubishi Electric Corp 微細パターン形成方法およびその方法により製造した装置
US6576550B1 (en) * 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
JP2002134394A (ja) 2000-10-25 2002-05-10 Mitsubishi Materials Corp 多重露光方法及び多重露光装置
JP3686325B2 (ja) * 2000-10-26 2005-08-24 松下電器産業株式会社 半導体装置及びその製造方法
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP2002258462A (ja) 2001-02-27 2002-09-11 Mitsubishi Materials Corp 露光用マスク、露光方法及び露光装置
US6689661B2 (en) * 2001-04-10 2004-02-10 Micron Technology, Inc. Method for forming minimally spaced MRAM structures
JP2002341513A (ja) * 2001-05-15 2002-11-27 Oki Electric Ind Co Ltd 露光用マスク及びそれを用いた半導体装置の製造方法
US6605545B2 (en) * 2001-06-01 2003-08-12 United Microelectronics Corp. Method for forming hybrid low-K film stack to avoid thermal stress effect
US6461959B1 (en) * 2001-06-21 2002-10-08 United Microelectronics Corp. Method of fabrication of a contact plug in an embedded memory
US6723476B2 (en) * 2001-08-01 2004-04-20 Micron Technology, Inc. Methods of patterning materials; and photomasks
KR100455723B1 (ko) * 2001-09-13 2004-11-12 주식회사 하이닉스반도체 비트라인 형성방법
US6664173B2 (en) * 2002-01-09 2003-12-16 Intel Corporation Hardmask gate patterning technique for all transistors using spacer gate approach for critical dimension control
US6734090B2 (en) * 2002-02-20 2004-05-11 International Business Machines Corporation Method of making an edge seal for a semiconductor device
JP2004004299A (ja) * 2002-05-31 2004-01-08 Renesas Technology Corp 電子装置の製造方法
JP2004096065A (ja) * 2002-07-08 2004-03-25 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP4343571B2 (ja) * 2002-07-31 2009-10-14 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3543968B1 (ja) * 2003-01-31 2004-07-21 沖電気工業株式会社 半導体装置の製造方法
US7078351B2 (en) * 2003-02-10 2006-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist intensive patterning and processing
KR100479604B1 (ko) * 2003-03-21 2005-03-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2005055815A (ja) * 2003-08-07 2005-03-03 Toshiba Corp フォトマスク、パターン形成方法及び半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581333B2 (en) 2008-04-16 2013-11-12 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
JP2010040636A (ja) * 2008-08-01 2010-02-18 Sony Corp 固体撮像装置の製造方法
KR101569532B1 (ko) 2008-08-01 2015-11-16 소니 주식회사 고체 촬상 장치, 그 제조 방법 및 촬상 장치

Also Published As

Publication number Publication date
US7595266B2 (en) 2009-09-29
US20040242014A1 (en) 2004-12-02
US7109126B2 (en) 2006-09-19
US7833905B2 (en) 2010-11-16
US20060057795A1 (en) 2006-03-16
US20080268639A1 (en) 2008-10-30
US20090275193A1 (en) 2009-11-05
KR20040103312A (ko) 2004-12-08
US20110021022A1 (en) 2011-01-27
US7402475B2 (en) 2008-07-22
US20110250752A1 (en) 2011-10-13
US7985678B2 (en) 2011-07-26

Similar Documents

Publication Publication Date Title
US11342337B2 (en) Structure and method for FinFET SRAM
KR101553438B1 (ko) Ｓｒａｍ 셀의 컨택 플러그 및 이의 형성 방법
US7985678B2 (en) Method of manufacturing a semiconductor integrated circuit device
US7981738B2 (en) Semiconductor memory device and a method of manufacturing the same
US7972920B2 (en) Semiconductor memory device and a method of manufacturing the same, a method of manufacturing a vertical MISFET and a vertical MISFET, and a method of manufacturing a semiconductor device and a semiconductor device
JP3902369B2 (ja) 半導体集積回路装置の製造方法
JP2002299472A (ja) 半導体素子の製造方法
JP3544126B2 (ja) 半導体装置の製造方法及び半導体装置
JP4729609B2 (ja) 半導体装置の製造方法
JP2005210052A (ja) 半導体装置およびその製造方法
TWI839591B (zh) 具有三堆疊元件層次的cfet sram位元格
US20100124816A1 (en) Reticles and methods of forming semiconductor devices
JP4566599B2 (ja) 半導体装置及びその製造方法
KR100401513B1 (ko) 반도체 소자의 배선 형성방법
WO2007063988A1 (ja) 半導体装置およびその製造方法