JP2005210052A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】SRAM集積回路やSRAM混載ロジック集積回路などのソフトエラー耐性、特に高エネルギー中性子線に対するを向上させる。
【解決手段】シャロートレンチ構造の素子分離領域21により絶縁分離された素子領域としてＮウェル22およびＰウェル23を有する半導体基板20上にSRAMセルが行列状に複数個配置されたセルアレイを有する半導体装置であって、各メモリセルは、２個のCMOSインバータ11、12の入力ノードおよび出力ノードがクロスカップル接続されてなり、２個のCMOSインバータのそれぞれのゲートノードとＮウェル、またはＰウェルとの間にそれぞれ接続されたキャパシタC1、C2とを有する。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に係り、特にシャロートレンチ構造の素子分離（Shallow Trench Isolation;STI）領域を用いたスタティック型メモリセル（SRAM Cell）のアレイ構造のパターンレイアウトおよび形成方法に関するもので、例えばSRAM集積回路、SRAM混載ロジック集積回路などに使用されるものである。
近年、SRAMにおいては素子のパターンの微細化ならびに電源の低電圧化により、宇宙線（α線や中性子線など）によるソフトエラーの発生が問題になってきている。これはSRAMセル自身が保持している電荷量が他の半導体デバイス（例えばDRAM）に比べて著しく小さいため、宇宙線により発生した電荷量の方が大きく、かつその電荷がノードに到達するとデータ反転してしまうという問題である。またSRAMセルが保持している電荷量はセル面積／電源電圧に依存しているため、微細化や電源の低電圧化によりさらに少なくなり、今後の微細化や電源の低電圧化に対して大きな問題となる。
このSRAMにおけるソフトエラー対策として、素子分離溝にポリシリコンからなる導電材料を埋め込み、ゲート電極をこの導電材料の上に形成して、導電材料とゲート電極との間で容量を確保することにより、メモリセルの蓄積ノード容量を増やす方法が考えられている（特許文献１参照）。
しかし、上記特許文献１に記載された方法では、素子分離溝に埋め込んだ導電材料に電位を与えるための専用コンタクトおよび配線が必要となり、チップ面積の増大を招くという問題点があった。
特開平１０−７９４４０号公報
本発明は上記の問題点を解決すべくなされたもので、チップ面積の増大を防ぎつつソフトエラー耐性、特に高エネルギー中性子線に対するソフトエラー耐性を向上させることが可能な半導体装置を提供することを目的とする。
本発明の半導体装置の第１の態様は、シャロートレンチ構造の素子分離領域により絶縁分離された素子領域としてＮウェルおよびＰウェルを有する半導体基板上にスタティック型メモリセルが行列状に複数個配置されたセルアレイを有する半導体装置であって、前記Ｎウェル上に形成された負荷用の第１のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第１のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続された第１のCMOSインバータ回路と、前記Ｎウェル上に形成された負荷用の第２のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第２のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続され、前記第１のインバータとは互いの入力ノードおよび出力ノードがクロスカップル接続された第２のCMOSインバータ回路と、前記２個のCMOSインバータ回路のうちの少なくとも一方のCMOSインバータ回路の出力端とビット線との間にドレイン、ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFETと、前記２個のCMOSインバータ回路の各ゲートノードと前記ＮウェルおよびＰウェルのうちの一方との間にそれぞれ対応して接続された２個のキャパシタとを具備することを特徴とする。
本発明の半導体装置の第２の態様は、シャロートレンチ構造の素子分離領域により絶縁分離された素子領域としてＮウェルおよびＰウェルを有する半導体基板上にスタティック型メモリセルが行列状に複数個配置されたセルアレイを有する半導体装置であって、前記Ｎウェル上に形成された負荷用の第１のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第１のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続された第１のCMOSインバータ回路と、前記Ｎウェル上に形成された負荷用の第２のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第２のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続され、前記第１のインバータとは互いの入力ノードおよび出力ノードがクロスカップル接続された第２のCMOSインバータ回路と、前記２個のCMOSインバータ回路のうちの少なくとも一方のCMOSインバータ回路の出力ノードとビット線との間にドレイン、ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFETと、前記第１のCMOSインバータ回路のゲートノードと前記Ｎウェルとの間に接続された第１のキャパシタと、前記第２のCMOSインバータ回路のゲートノードと前記Ｎウェルとの間に接続された第２のキャパシタと、前記第１のCMOSインバータ回路のゲートノードと前記Ｐウェルとの間に接続された第３のキャパシタと、前記第２のCMOSインバータ回路のゲートノードと前記Ｐウェルとの間に接続された第４のキャパシタとを具備することを特徴とする。
本発明の半導体装置の製造方法の一態様は、Si基板上にSRAMセルのアレイを形成する際、前記Si基板にSTI領域およびアクティブエリアを形成する工程と、SRAMセル領域内のSTI領域のうちで所望のキャパシタを形成する位置のSTI領域から隣接するアクティブエリアを跨ぐ開口を有するレジストパターンを形成し、当該レジストパターンをマスクとして前記Si基板に対して十分に選択比を有する条件でSTI領域内の絶縁膜をSTI領域の底までエッチング除去して凹部を形成する工程と、前記凹部内のSi側壁に薄膜の酸化膜を形成する工程と、ゲート電極およびキャパシタ電極となるポリシリコンあるいはメタルを前記凹部内に埋め込むように堆積させた後、ゲート電極をパターニング形成する工程とを具備することを特徴とする。
本発明の半導体装置によれば、チップ面積の増大を防ぎつつSRAM集積回路やSRAM混載ロジック集積回路などの半導体集積回路のソフトエラー耐性、特に高エネルギー中性子線に対するソフトエラー耐性を向上させることができる。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るSRAMのセルアレイに使用されている６トランジスタ構成のSRAMセルの１個分を取り出してビット線対BL、/BLおよびワード線WLとの接続関係を示す等価回路図である。
図１に示すSRAMセル10は、CMOSタイプの第１のインバータ11および第２のインバータ12が互いの入力端と出力端が交差（クロスカップル）接続されている。上記第１のインバータ11は、NMOSタイプのドライバ（Driver）用の第１のNMOSトランジスタQN1とPMOSタイプの負荷（Load）用の第１のPMOSトランジスタQP1から構成されており、第２のインバータ12は、ドライバ用の第２のNMOSトランジスタQN2と負荷用の第２のPMOSトランジスタQP2から構成されている。ここで、第１のインバータ11の出力ノードと第２のインバータ12の出力ノードは、相補的なデータを保持する一対の記憶ノードである。
上記第１のインバータ11および第２のインバータ12の各出力ノードが対応して、転送ゲート用の第３のNMOSトランジスタQN3および第４のNMOSトランジスタQN4を介してビット線BL、/BLに接続されている。
転送ゲート用の第３のNMOSトランジスタQN3と第４のNMOSトランジスタQN4の各ゲートは、共通のワード線WLに接続されている。そして、前記ビット線BL、/BLには、それぞれ例えばカラムスイッチ用のトランジスタ（図示せず）を介してデータ読み出し用のセンスアンプ（図示せず）が接続されている。
さらに、第１のNMOSトランジスタQN1および第１のPMOSトランジスタQP1のゲート（gate）相互接続ノード（第１のインバータ11のゲートノード）と電源電位（VDD）ノードとの間にはキャパシタ（capacitor）Ｃが形成されて接続されている。
また、ドライバ用の第２のNMOSトランジスタQN2および第２のPMOSトランジスタQP2のゲート相互接続ノード（第２のインバータ12のゲートノード）とVDDノードとの間にはキャパシタＣが接続されている。ここで、２つのキャパシタＣは同じ容量値を持つように形成されている。
上記SRAMセル10に対するデータの読み出し時には、ワード線WLを活性化することにより、SRAMセル10の一対の記憶ノードの電位のハイレベル（“Ｈ”）／ローレベル（“Ｌ”）に対応する電位の高低によって転送ゲート用の第３および第４のNMOSトランジスタQN3、QN4のいずれか一方をオンさせ、それに対応して接続されているビット線BL、/BLのいずれか一方にセル電流Icellを流すことにより、ビット線BL、/BLのいずれか一方を“Ｌ”側に駆動する。
また、上記SRAMセル10に対するデータの書き込み時には、ワード線WLを活性化することにより、ビット線BL、/BLの相補的なデータに対応してSRAMセル10の一対の記憶ノードの電位を設定する。
図２は、図１に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図である。図３は図２中のＡ−Ａ´線に沿う断面構造の一例を概略的に示し、図４は図２中のＢ−Ｂ´線に沿う断面構造の一例を概略的に示している。
図２乃至図４に示すように、半導体基板（Si基板）20には素子分離領域としてシャロー・トレンチ構造の素子分離領域（STI領域）21が形成されており、このSTI領域21により素子分離された素子領域にはPMOSトランジスタ形成用のＮウェル22と、NMOSトランジスタ形成用のＰウェル23が形成されている。上記Ｎウェル22には電源電位VDDが与えられ、Ｐウェル23には接地電位VSSが与えられる。
各SRAMセル（cell）のセル領域24において、25はＰウェル（P-well）の表層部に形成されたNMOSトランジスタ用のドレイン、ソース、チャネル（Channel）領域を含む活性化領域（アクティブエリア、Active Area; AA）、26はＮウェル（N-well）の表層部に形成されたPMOSトランジスタ用のドレイン、ソース、チャネル(Channel）領域を含むアクティブエリアである。27は第１のインバータ11を構成するNMOSトランジスタQN1とPMOSトランジスタQP1のゲート電極を含むゲート配線、28は第２のインバータ12を構成するNMOSトランジスタQN2とPMOSトランジスタQP2のゲート電極を含むゲート配線、29は転送ゲート用の第３および第４のNMOSトランジスタQN3、QN4のゲート電極を含むゲート配線（ワード線）である。なお、本例では、ポリシリコンゲート配線の側壁にスペーサー（例えばSiN、SiO2など）30が形成され、各MOSトランジスタは、LDD（ライトリードープトドレイン）構造が採用されている。
さらに、第２のPMOSトランジスタQP2のドレイン領域の先端部に隣接するSTI領域21の一部を掘り下げてＮウェル22との間に第１のキャパシタC1が形成され、第１のPMOSトランジスタQP1のドレイン領域の先端部に隣接するSTI領域21の一部を掘り下げてＮウェル22との間に第２のキャパシタC2が設けられている。ここで、C1、C2は、図１中の２個のキャパシタＣの各一方を示している。
即ち、図３に示すように、第１のキャパシタC1は、第２のPMOSトランジスタQP2のドレイン領域に隣接するSTI領域21に掘り込まれた凹部内でＮウェル22に片面が接するようにキャパシタ絶縁膜（本例ではゲート酸化膜）31が形成され、このキャパシタ絶縁膜31の他方の片面に接するように凹部内に埋め込まれるともに第１のインバータ（第１のPMOSトランジスタQP1および第１のNMOSトランジスタQN1）のゲート電極に連なるように導電体（本例ではポリシリコン）32が形成されてなる。
一方、第２のキャパシタC2は、図３中には示さないが、第１のキャパシタC1とほぼ同様に構成されている。即ち、第１のPMOSトランジスタQP1のドレイン領域の先端部に隣接するSTI領域21のうちでドレイン領域先端部の両側領域にそれぞれ掘り込まれた凹部内でＮウェル22に片面が接するように形成されたキャパシタ絶縁膜（本例ではゲート酸化膜）31が形成され、このキャパシタ絶縁膜31の他方の片面に接するように凹部内に埋め込まれるともに第２のインバータ（第２のPMOSトランジスタQP2および第２のNMOSトランジスタQN2）のゲート電極に連なるように導電体（本例ではポリシリコン）32が形成されてなる。
なお、図２中には示さないが、ワード線コンタクト領域、ビット線コンタクト領域、第１のNMOSトランジスタQN1のソース領域を接地電位VSSに接続するためのVSSコンタクト領域、第２のNMOSトランジスタQN2のソース領域をVSSに接続するためのVSSコンタクト領域、第１のPMOSトランジスタQP1のソース領域をVDDノードに接続するためのVDDコンタクト領域、第２のPMOSトランジスタQP2のソース領域をVDDノードに接続するためのVDDコンタクト領域が形成されている。
図５乃至図１１は、図２に示したSRAMセルのアレイの製造工程の一例を示している。
まず、図５に示すように、半導体基板（本例ではSi基板）20上に酸化膜34を堆積し、さらにマスク（mask）材として例えばSiN膜35とSiO2膜36を堆積した後、レジスト（resist）を塗布し、アクティブエリアAAを覆うようにレジスト（resist）のパターニング（patterning）を行ってレジストパターン（resist pattern）37を形成する。
次に、図６に示すように、上記レジストパターン37をマスク材（SiN膜35とSiO2膜36）に転写するようにマスク材をパターニングしてマスクパターンを形成する。そして、前記レジストパターン37を残したまま、もしくは、それを剥離した後に、マスクパターンを用いたドライエッチング（Dry etching）等によって基板をエッチングし、トレンチ（trench）38を形成する。
その後、前記レジストパターン37が残っている場合は剥離を行い、さらに、必要であれば、前記ドライエッチング時に発生した堆積（deposition）物等を除去する後処理を行う。この状態ではトレンチ38の内壁部にSi基板20が剥き出しているので、図７に示すように、トレンチ内面の酸化を行い、10nm程度の酸化膜39を形成する。
次に、絶縁膜を全面に堆積するとともにトレンチ38内に埋め込み、化学的機械研磨（Chemical Mechanical Polish; CMP）を用いて平坦化を行うことにより、図８に示すように、STI領域（STI絶縁膜）21を形成する。その後、所要のパターニングを行い、適度な不純物注入ならびにアニール（Anneal）を行うことにより、ウェル22、23／チャネル領域を形成する。なお、図９は、Ｎウェル22を形成した部分を示している。
上記したようにSTI領域21／ウェル22、23／チャネル領域が形成された後に、図１０に示すように、レジストを塗布し、キャパシタを形成したい場所に存在するSTI領域21の一部とそれに隣接するアクティブエリアAAの一部を跨ぐような開口を設けるようにパターニングを行ってレジストパターン41を形成する。
そして、前記レジストパターン41を用いて、Si基板に対して十分に選択比のあるエッチング条件で基板をエッチングしてSTI領域21内の絶縁膜をエッチングする。この際、エッチングの深さは任意であるが、深く掘ってキャパシタ面積を大きくするために、STI領域21の底まで絶縁膜および酸化膜39をエッチング除去しても良いし、寄生トランジスタが形成されないようにSTI領域21の底から約100nm程度の高さＨの位置までにエッチング深さを設定しても良い。その後、必要であれば、上記エッチング時に発生した堆積物等を除去する後処理を行う。ここまでのプロセス（process）でSTI領域21に凹部42が形成された状態になる。
この後、レジストパターン41を剥離し、図１１に示すように、酸化（ゲート酸化）を行うことによって、STI領域21の凹部内面（トレンチ内壁）とそれに隣接するアクティブエリアAA上面に薄膜（数nm程度）のキャパシタ絶縁膜31を形成する。その後、MOSFETのゲート電極とキャパシタ電極を形成するために、導電材、本例ではポリシリコン（poly-Si）32を堆積して凹部42内にポリシリコン32を埋め込んだ後、ポリシリコン32のパターニングを行うことによって、ゲート電極とキャパシタ電極を形成する。
これにより、所望のSTI領域21内に掘り込まれた凹部42内でＮウェル22に片面が接するように形成されたキャパシタ絶縁膜31と、このキャパシタ絶縁膜31の他方の片面に接するように凹部42内に埋め込まれたポリシリコン（poly-Si）32からなるキャパシタ電極を有する構造のキャパシタを形成することができる。
なお、前記ポリシリコン（poly-Si）32を堆積する際、不純物がドープされたポリシリコン、例えばリンドープトポリシリコン（Phos.-doped-poly-Si）を堆積した場合には特に必要はないが、アンドープトポリシリコン（undoped-poly-Si）を堆積した場合には、必要に応じて不純物注入を行う。このようなゲート電極とキャパシタ電極を形成する際のポリシリコン32のパターニングと不純物注入の順は適用プロセス（ポリサイドゲート（polycide gate）もしくはサリサイドゲート（salicide gate））による最適な工程順とする。
上記した第１の実施形態に係るSRAMセルアレイの製造方法の特徴は、Si基板20上にSRAMセルのアレイを形成する際、Si基板20にSTI領域21を形成する工程と、SRAMセル領域24内のSTI領域のうちで所望のキャパシタを形成する位置のSTI領域21から隣接するアクティブエリアを跨ぐ開口を有するレジストパターン41を形成し、このレジストパターンをマスクとしてSi基板に対して十分に選択比を有する条件でSTI領域21内の絶縁膜をSTI領域の底までエッチング除去して凹部42を形成する工程と、次に、アクティブエリア上ならびに凹部内のSi側壁に薄膜（数nm程度）のゲート酸化膜（キャパシタ絶縁膜）31を形成する工程と、次に、ゲート電極およびキャパシタ電極となるポリシリコン32を凹部42内に埋め込むように堆積させた後、ゲート電極をパターニング形成する工程とを具備している。
上記した第１の実施形態に係るSRAMセルアレイの製造方法によれば、STI領域21を掘り込み、STI内部を利用してキャパシタＣ（C1、C2）の面積を三次元的に確保することができるので、SRAMセルのサイズの増大を招かなくて済む。
上記した第１の実施形態に係るSRAMセルアレイによれば、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとＮウェル22との間にキャパシタＣ（C1、C2）を接続することにより、SRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。また、キャパシタ絶縁膜31としてゲート酸化膜を用いており、良質で薄膜の絶縁膜が得られるので、十分な容量を確保することが可能である。また、ゲート電極としてポリシリコン32を用いており、従来と同様のプロセスを用いてゲート電極を形成できるので、プロセスの整合性があり、適用が容易である。
図１２は、図２中のＡ−Ａ´線に沿う断面構造の他の例を概略的に示している。図１２に示す構造は、図３を参照して前述した構造と比べて、次の点が異なり、その他は同じであるので図３中と同一符号を付している。
即ち、第１のキャパシタC1は、第２のPMOSトランジスタQP2のドレイン領域の先端部に隣接するSTI領域のうちでドレイン領域先端部の片側領域にのみ掘り込まれた凹部内に形成されている。上記第１のキャパシタC1とほぼ同様に、第２のキャパシタC2は、第１のPMOSトランジスタQP1のドレイン領域の先端部に隣接するSTI領域21のうちでドレイン領域先端部の片側領域にのみ掘り込まれた凹部内に形成されている。
＜第１の実施形態の変形例１＞
前述した第１の実施形態では、キャパシタ絶縁膜31としてトレンチ内壁を酸化してゲート酸化膜を形成しており、誘電率があまり高くないピュア酸化（pure-oxide）膜や窒化酸化膜（oxynitride膜）を用いた場合はキャパシタの容量値が少ないという問題がある。
そこで、キャパシタ絶縁膜の種類を窒化膜に変えて付加容量を大きくした変形例１について、以下に説明する。
第１の実施形態の変形例１に係るSRAMセルの製造プロセスは、第１の実施形態と同様にトレンチ38まで形成した後、図１３に示すように、トレンチ内壁を数〜10nm程度窒化して窒化膜51を形成する。その後、第１の実施形態と同様に、STI領域21／ウェル22、23（本例ではＮウェル22を図示する）／チャネル領域を形成し、図１４に示すように、キャパシタを形成したい箇所のSTI領域21の一部上から隣接するアクティブエリアAA上まで跨ぐような開口を有するレジストパターン50を形成する。そして、上記レジストパターン50をエッチングマスクとして、Si基板20に対してだけでなく窒化膜51に対しても十分に選択比のある条件でSTI領域21の絶縁膜をエッチングしてキャパシタ形成用の凹部52を形成する。その後は、第１の実施形態と同様のプロセスを行い、図１５に示すようにキャパシタを形成する。なお、図１５において、図１１中と同一部分には同一符号を付している。
上記した第１の実施形態の変形例１では、第１の実施形態と同様にSTI構造を用いたSRAMセルに容量を付加することができ、ソフトエラーを低減させる効果が得られる。この場合、キャパシタ絶縁膜としてトレンチ内壁を窒化した誘電率の大きい窒化膜51を用いているので、大きな容量を確保でき、キャパシタ面積が第１の実施形態と同じ場合でも第１の実施形態よりも容量をより増やすことができる。
＜第１の実施形態の変形例２＞
前述した第１の実施形態あるいはその変形例１では、ゲート電極としてポリシリコン32を形成しているが、ゲート電極としてメタル（metal）を用いた変形例２について、以下に説明する。
第１の実施形態の変形例２に係るSRAMセルの製造プロセスは、第１の実施形態あるいはその変形例１と同様に、図１６に示すように、STI領域21／ウェル22、23／チャネル領域まで形成する。この場合、トレンチ内壁は、酸化膜31あるいは窒化膜51である。この後、絶縁膜（酸化膜）53を必要な膜厚だけ堆積させる。その後、レジストパターン50を形成し、それをマスクとしてゲート電極埋め込み用の配線溝およびキャパシタ形成用の凹部42を形成する。この際、配線溝と凹部42の形成順は、パターニング特性により任意とする。この後、図１７に示すように、アクティブエリアAA上および必要に応じてトレンチ内壁に酸化膜を形成した後、ゲート電極となるメタル（例えばタングステンW）54を堆積させ、ゲート電極およびキャパシタ電極を形成する。
上記した第１の実施形態の変形例２では、第１の実施形態あるいはその変形例１と同様にSTI構造を用いたSRAMセルに容量を付加することができ、ソフトエラーを低減させる効果が得られる。この場合、ゲート電極としてメタル54を用いており、ゲート電極としてポリシリコン32を用いた場合に比べてキャパシタ電極の抵抗が低くなり、STI領域21を掘り込んだ凹部42内の全てをキャパシタ電極として利用できるので、より大きな容量を確保することができる。
＜第２の実施形態＞
図１８は、本発明の第２の実施形態に係るSRAMのセルアレイに使用されている６トランジスタ型のSRAMセルの１個分を取り出してビット線対BL、/BLおよびワード線WLとの接続関係を示す等価回路図である。
第２の実施形態に係るSRAMセルの等価回路は、図１を参照して前述した第１の実施形態に係るSRAMセルの等価回路と比べて、第１のCMOSインバータ回路のゲートノードとVSSノードとの間、および、第２のCMOSインバータ回路のゲートノードとVSSノードとの間にそれぞれキャパシタＣ（C3、C4）が接続されている点が異なり、その他は同じであるので図２中と同一符号を付している。ここで、上記２つのキャパシタＣ（C3、C4）は同じ容量値を持つように形成されている。
図１９は、図１８に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図である。図１９に示すパターンレイアウトは、図２を参照して前述した第１の実施形態のパターンレイアウトと比べて、キャパシタの形成位置が異なり、その他は同じであるので、図２中と同一部分には同一符号を付してその説明を省略する。
第１のキャパシタC1および第３のキャパシタC3は、第１のPMOSトランジスタQP1の活性化領域25および第１のNMOSトランジスタQN1の活性化領域26に隣接して相互間に存在するウェル分離用のSTI領域21に、図２１に示すように掘り込まれた凹部61内に形成されている。
この場合、第１のキャパシタC1は、図２２に示すように、凹部61内でＮウェル22に片面が接するようにキャパシタ絶縁膜31が形成され、このキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれてなり、このポリシリコン32は第１のPMOSトランジスタQP1のゲート電極に連なるように形成されている。
これに対して、第３のキャパシタC3は、凹部61内でＰウェル23に片面が接するように形成されたキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は第１のNMOSトランジスタQN1のゲート電極に連なるように形成されている。
一方、第２のキャパシタC2および第４のキャパシタC4は、前記第１のキャパシタC1および第３のキャパシタC3の構成に準じて、第２のPMOSトランジスタQP2の活性化領域および第２のNMOSトランジスタQN2の活性化領域に隣接して相互間に存在するウェル分離用のSTI領域21に掘り込まれた凹部61内に形成されている。
この場合、第２のキャパシタC2は、凹部内でＮウェル22に片面が接するように形成されたキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は第２のPMOSトランジスタQP2のゲート電極に連なるように形成されている。
これに対して、第４のキャパシタC4は、凹部61内で、Ｐウェル23に片面が接するように形成されたキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は第２のNMOSトランジスタQN2のゲート電極に連なるように形成されている。
上記第２の実施形態のSRAMセルの製造プロセスは、第１の実施形態と同様に、図２０に示すように、STI領域21／ウェル22、23／チャネル領域まで形成する。この後、図２１に示すように、レジストを塗布し、キャパシタを形成したい場所に存在するウェル分離用のSTI 領域21上からそれに隣接するアクティブエリアAAの一部を跨ぐような開口を有するようにレジストパターン60を形成する。そして、このレジストパターン60を用いて、Si基板20に対して十分に選択比のあるエッチング条件で基板をエッチングしてSTI領域21内の絶縁膜をエッチングする。この際、エッチングの深さは任意であるが、深く掘ってキャパシタ面積を大きくするために、STI領域21の底まで絶縁膜および酸化膜39をエッチング除去しても良いし、寄生トランジスタが形成されないようにSTI領域21の底から約100nm程度の高さＨの位置までにエッチング深さを設定しても良い。その後、必要であれば、上記エッチング時に発生した堆積物等を除去する後処理を行う。ここまでのプロセスでSTI領域21に凹部61が形成された状態になる。
この後、レジストパターン60を剥離して酸化（ゲート酸化）を行うことにより、図２２に示すように、STI領域21の凹部内面（トレンチ内壁）とそれに隣接するアクティブエリアAA上面に薄膜（数nm程度）のキャパシタ絶縁膜31を形成する。その後、MOSFETのゲート電極とキャパシタ電極を形成するために、導電材、本例ではポリシリコン32を堆積して凹部61内に埋め込んだ後、ゲート電極とキャパシタ電極を形成するためにポリシリコン32のパターニングを行う。
なお、前記ポリシリコン32を堆積する際、不純物がドープされたポリシリコン、例えばリンドープトポリシリコンを堆積した場合には特に必要はないが、アンドープトポリシリコンを堆積した場合には、必要に応じて不純物の注入を行う。このようなゲート電極とキャパシタ電極を形成する際のポリシリコンのパターニングと不純物注入の順は適用プロセス（ポリサイドゲート（polycide gate）もしくはサリサイドゲート（salicide gate））による最適な工程順とする。
上記したような製造工程により、所望のSTI領域21内に掘り込まれた凹部61内で、Ｎウェル22に片面が接するように形成されたキャパシタ絶縁膜31と、Ｐウェル23に片面が接するように形成されたキャパシタ絶縁膜31と、これらのキャパシタ絶縁膜31の他方の片面に接するように埋め込まれたキャパシタ電極（ポリシリコン32）を有する構造の２つのキャパシタを形成することができる。
上記した第２の実施形態に係るSRAMセルアレイによれば、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとウェル22、23（VDDノード、VSSノード）との間に容量を付加することによりSRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。また、キャパシタ絶縁膜31としてゲート酸化膜を用いており、良質で薄膜の絶縁膜が得られるので、十分な容量を確保することができる。また、ゲート電極としてポリシリコン32を用いており、従来と同様のプロセスを用いてゲート電極が形成できるので、プロセスの整合性があり、適用が容易である。
＜第２の実施形態の変形例１＞
第２の実施形態の変形例１は、前述した第２の実施形態と比べて、キャパシタ絶縁膜の種類を窒化膜に変えて容量を大きくした点が異なり、その他は同じである。
第２の実施形態の変形例１に係るSRAMセルの製造プロセスは、前述した第２の実施形態とほぼ同様であり、窒化膜51の形成プロセスは前述した第１の実施形態の変形例１とほぼ同様である。即ち、第２の実施形態と同様にトレンチまで形成した後、図２３に示すように、トレンチの内壁を数〜10nm程度窒化して窒化膜51を形成する。その後、第２の実施形態と同様に、STI領域21／ウェル22、23／チャネル領域を形成し、キャパシタを形成したい箇所のSTI領域21の上部から隣接するアクティブエリアAA上まで跨ぐような開口を有するレジストパターン60を形成する。そして、上記レジストパターン60をエッチングマスクとして、図２４に示すように、Si基板20に対してだけでなく窒化膜51に対しても十分に選択比のある条件で絶縁膜をエッチングしてキャパシタ形成用の凹部61を形成する。その後は、第２の実施形態と同様のプロセスを行い、図２５に示すようにキャパシタを形成する。なお、図２４に示すレジストパターン60の除去後、ゲート酸化が行われることにより、図２５における基板表面全体に酸化膜34が形成される。
上記した第２の実施形態の変形例１では、第２の実施形態と同様にSTI構造を用いたSRAMセルに容量を付加することができ、ソフトエラーを低減させる効果が得られる。この場合、キャパシタ絶縁膜としてトレンチ内壁を窒化した誘電率の大きい窒化膜を用いているので、大きな容量を確保でき、キャパシタ面積が第２の実施形態と同じ場合でも第２の実施形態よりも容量をより増やすことができる。
＜第２の実施形態の変形例２＞
第２の実施形態の変形例２は、前述した第２の実施形態あるいはその変形例１と比べて、ゲート電極およびキャパシタ電極としてメタルを用いることによって容量を大きくした点が異なり、その他は同じである。
第２の実施形態の変形例２に係るSRAMセルの製造プロセスは、前述した第２の実施形態あるいはその変形例１とほぼ同様であり、メタル電極およびキャパシタ電極の形成プロセスは前述した第１の実施形態の変形例２とほぼ同様である。
上記した第２の実施形態の変形例２では、第２の実施形態あるいはその変形例１と同様にSTI構造を用いたSRAMセルに容量を付加することができ、ソフトエラーを低減させる効果が得られる。この場合、ゲート電極およびキャパシタ電極としてメタルを用いており、ポリシリコン電極を用いた場合に比べてキャパシタ電極の抵抗が低くなり、STIを掘り込んだ部分の全てをキャパシタ電極として利用できるので、より大きな容量を確保することができる。
＜第３の実施形態＞
図２６は、本発明の第３の実施形態に係るSRAMのセルアレイに使用されている６トランジスタ型のSRAMセルの１個分を取り出してビット線対BL、/BLおよびワード線WLとの接続関係を示す等価回路図である。
第３の実施形態は、第１の実施形態と比べて、第１のキャパシタC1が第１のCMOSインバータ11のゲートノードとVSSノードとの間に接続するように回路接続が変更されており、第２のキャパシタC2が第２のCMOSインバータ12のゲートノードとVSSノードとの間に接続するように回路接続が変更されており、その他は同じである。
図２７は、図２６に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図である。図２８は、図２７中のＡ−Ａ´線に沿う断面構造の一例を概略的に示している。
図２７に示すパターンレイアウトは、図２を参照して前述した第１の実施形態のパターンレイアウトと比べて、キャパシタC1、C2の形成位置が異なり、その他は同じであるので、図２中と同一部分には同一符号を付してその説明を省略する。
図２７に示すパターンから分かるように、キャパシタを形成したい場所に存在するSTI領域21は、隣接する２つのセル領域24相互間に存在するNMOSトランジスタ分離用の領域である。
第１のキャパシタC1は、NMOSトランジスタ分離用の領域に掘り込まれた凹部内で、Ｐウェル23に片面が接するように形成されたキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32が図２６中に示した第１のNMOSトランジスタQN1のゲート電極に連なるように形成されている。
第２のキャパシタC2は、第１の実施形態のキャパシタC2に準じて構成されている。即ち、第２のキャパシタC2は、NMOSトランジスタ分離用の領域に掘り込まれた凹部内で、Ｐウェル23に片面が接するように形成されたキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32が図２６中に示した第２のNMOSトランジスタQN2 のゲート電極に連なるように形成されている。
第３の実施形態に係るSRAMセルの製造プロセスは、前述した第１の実施形態とほぼ同様である。第３の実施形態に係るSRAMセルによれば、第１の実施形態に係るSRAMセルと同様に、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとＰウェル23との間に容量を付加することによりSRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。
＜第３の実施形態の変形例＞
第３の実施形態についても、前述した第１の実施形態の変形例１あるいは変形例２と同様に、キャパシタ絶縁膜の種類を窒化膜に変えて容量を大きくしたり、ゲート電極およびキャパシタ電極としてメタルを用いることができる。
＜第４の実施形態＞
第４の実施形態は、前述した第１の実施形態と比べて、等価回路は同じであるが、キャパシタの形成位置が異なる。
図２９は、第４の実施形態において、図１に示したようなSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの他の例を示す平面図である。図２９に示すパターンレイアウトは、図２を参照して前述した第１の実施形態のパターンレイアウトと比べて、キャパシタC1、C2の形成位置が異なり、その他は同じであるので、図２中と同一部分には同一符号を付してその説明を省略する。
図２９に示すパターンから分かるように、キャパシタC1の形成位置は、セル領域24における第２のPMOSトランジスタQP2の活性化領域に対向する先端部であり、キャパシタC2の形成位置は、第１のPMOSトランジスタQP1の活性化領域に対向する先端部である。
図３２は、図２９中のＢ−Ｂ´線に沿う断面構造の一例を概略的に示している。
第１のキャパシタC1は、第２のPMOSトランジスタQP2の活性化領域の先端部に掘り込まれた凹部内で、Ｎウェル22に片面が接するようにキャパシタ絶縁膜31が形成され、このキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は図２９中の第１のインバータのポリシリコンゲート配線27に連なるように形成されている。
第２のキャパシタC2は、図３２に示した第１のキャパシタC1に構造に準じて構成されている。即ち、第１のPMOSトランジスタQP1の活性化領域の先端部に掘り込まれた凹部内で、Ｎウェル22に片面が接するように形成されたキャパシタ絶縁膜の他方の片面に接するようにポリシリコンが埋め込まれており、このポリシリコンが図２９中の第２のインバータのポリシリコンゲート配線28に連なるように形成されている。
上記第４の実施形態のSRAMセルの製造プロセスは、第１の実施形態に準じて実施される。即ち、まず、図３０に示すように、STI領域21／ウェル22、23（ここではＮウェル22を示している）／チャネル領域まで形成する。この後、レジストを塗布し、キャパシタを形成したい位置（PMOSトランジスタの活性化領域の先端部）のアクティブエリアAAに対応する開口を有するようにレジストパターン60を形成する。そして、レジストパターン60を用いて、図３１に示すように、STI領域21の酸化膜に対して十分に選択比のあるエッチング条件でSi基板20をエッチングする。この際、エッチングの深さは任意であるが、深く掘ってキャパシタ面積を大きくするために、STI領域21の底面に相当する付近までエッチング除去しても良いし、寄生トランジスタが形成されないようにSTI領域21の底から約100nm程度の高さＨの位置までにエッチング深さを設定しても良い。
ここまでのプロセスでPMOSトランジスタの活性化領域の先端部に凹部61が形成された状態になる。ここで、PMOSトランジスタの活性化領域の先端方向のSTI領域21の側壁が傾斜している場合に、STI領域21の側壁と凹部61との間にアクティブエリアAAの一部が残存することも有り得るが、問題としない。この後、レジストパターン60を剥離して酸化（ゲート酸化）を行うことにより、凹部内面に薄膜のキャパシタ絶縁膜31を形成する。
この後、MOSトランジスタのゲート電極とキャパシタ電極を形成するために、例えばポリシリコン32を堆積して凹部内に埋め込んだ後、図３２に示すように、ゲート電極とキャパシタ電極を形成するためにポリシリコン32のパターニングを行う。
上記した第４の実施形態に係るSRAMセルによれば、第１の実施形態に係るSRAMセルと同様に、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとＮウェル22との間に容量を付加することによりSRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。
なお、上記した第４の実施形態のSRAMセルの製造プロセスにおいて、図３０中に示したレジストパターン60の２つの開口を連ねて１つの開口、つまり２つのキャパシタ形成位置に対して共通の１つの開口を有するようにレジストパターンを形成することにより、第１の実施形態に係るSRAMセルの製造プロセスのように各キャパシタ形成位置毎に凹部を掘る場合と比べて、レジストパターンのサイズが大きくなり、リソグラフィプロセスが容易になる。
＜第４の実施形態の変形例１＞
図３３は、第４の実施形態の変形例１に係るSRAMセルのキャパシタC1形成部分の構造の一例を概略的に示している。
このキャパシタ形成部分は、前述した第４の実施形態のキャパシタ形成部分と比べて、PMOSトランジスタの活性化領域の先端部付近で先端より少し手前側に凹部を形成し、つまり、STI領域21と凹部との間にアクティブエリアAAの一部が残るように凹部を形成し、凹部内面に形成したキャパシタ絶縁膜31とＮウェル22との対向面積を増やすようにキャパシタC1を形成することによって容量を大きくした点が異なり、その他は同じである。キャパシタC2についても、上記したキャパシタC1の構造と同様に構成することができる。
第４の実施形態の変形例１に係るSRAMセルの製造プロセスは、前述した第４の実施形態とほぼ同様であるが、STI領域21を形成する際、トレンチ開口面がトレンチ底面よりも広くなるようにトレンチ側壁をテーパ状にエッチングし、STI領域21の酸化膜がSTI領域に隣接するアクティブエリアAA上を少し覆うように形成しておく。そして、キャパシタを形成したい位置のアクティブエリアAAの一部上に開口を有するようにレジストパターンを形成し、Si基板20をエッチングする。ここまでのプロセスでPMOSトランジスタの活性化領域の先端部付近で先端より少し手前側に凹部が形成された状態になる。
この後、レジストパターンを剥離して酸化（ゲート酸化）を行うことにより、凹部内面に薄膜のキャパシタ絶縁膜31を形成する。その後、MOSFETのゲート電極とキャパシタ電極を形成するために、例えばポリシリコン32を堆積して凹部内に埋め込んだ後、ゲート電極とキャパシタ電極を形成するためにポリシリコン32のパターニングを行う。
＜第４の実施形態の変形例２＞
図３６は、第４の実施形態の変形例２に係るSRAMセルのキャパシタ形成部分の断面構造を概略的に示している。
図３７は、図３６に示した工程におけるキャパシタ形成部およびその周辺について基板面付近の平面パターンの一例を概略的に示している。
図３６および図３７に示す第４の実施形態の変形例２は、前述した第４の実施形態あるいはその変形例１と比べて、PMOSFETの活性化領域の先端部にキャパシタ形成用の凹部を形成する際、凹部内面に凸部62を形成し、その後に凹部内面に形成されるキャパシタ絶縁膜31とキャパシタ電極、例えばポリシリコン電極32との対向面積を増やすようにキャパシタC1、C2を形成することによって容量を大きくした点が異なり、その他は同じである。
上記した第４の実施形態の変形例２に係るSRAMセルの製造プロセスは、前述した第４の実施形態あるいはその変形例１とほぼ同様であるが、図３４に示す断面構造のように、STI領域用の絶縁膜を堆積した後、予めマスク材として堆積しているパッドSiN膜（Pad-SiN膜）35をストッパとしてCMPによりSTI領域用の絶縁膜を研磨してSTI領域21を形成し、さらに、ウェットエッチングによりSTI領域21をエッチングしてその高さを低くするように調整する。この後、図３５に示す平面パターンのように、パッドSiN膜35がアクティブエリアAA上の中央部上を覆うように、パッドSiN膜35をアクティブエリア上の周縁から少し後退させるように処理する。
この後、図３４に示した断面構造のように、キャパシタを形成したい位置のアクティブエリアの一部上に開口を有するようにレジストパターン60を形成し、Si基板20をエッチングする。ここまでのプロセスでPMOSトランジスタの活性化領域の先端部に凹部が形成された状態になる。この場合、凹部内面は、パッドSiN膜35の下部に対応する部分が突出しており、凹部内面の表面積が増えている。この状態におけるアクティブエリアAA上の酸化膜34およびパッドSiN膜35の平面パターンの一例を図３５に概略的に示している。
この後、レジストパターン60およびパッドSiN膜35を剥離して酸化（ゲート酸化）を行うことにより、図３６に示すように、凹部内面に薄膜のキャパシタ絶縁膜31を形成する。この状態におけるアクティブエリアAA上の酸化膜34の平面パターンの一例を図３７に概略的に示している。その後、図３６に示したようにMOSトランジスタのゲート電極とキャパシタ電極を形成するために、例えばポリシリコン32を堆積して凹部内に埋め込んだ後、ゲート電極とキャパシタ電極を形成するためにポリシリコン32のパターニングを行う。
＜第４の実施形態の他の変形例＞
上記した第４の実施形態についても、前述した第１の実施形態の変形例１あるいは変形例２と同様に、キャパシタ絶縁膜31の種類を窒化膜に変えて容量を大きくしたり、ゲート電極およびキャパシタ電極としてメタルを用いることもできる。
＜第５の実施形態＞
第５の実施形態は、前述した第１の実施形態と比べて、等価回路は同じであるが、キャパシタの形成位置が異なる。
図３８は、第５の実施形態において、図１に示したようなSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの他の例を示す平面図である。図３８に示すパターンレイアウトは、図２を参照して前述した第１の実施形態のパターンレイアウトと比べて、キャパシタC1、C2の形成位置が異なり、その他は同じであるので、図２中と同一部分には同一符号を付してその説明を省略する。
図３８に示すパターンから分かるように、キャパシタC1の形成位置は、セル領域における第１のPMOSトランジスタQP1をチャネル幅方向（ゲート長方向）に沿って跨いだ状態で活性化領域に両側から対向する部分であり、キャパシタC2の形成位置は、第２のPMOSトランジスタQP2をチャネル幅方向（ゲート長方向）に沿って跨いだ状態で活性化領域に両側から対向する部分である。
図３９は、図３８中のＡ−Ａ´線に沿う断面構造の一例を概略的に示している。
第１のキャパシタC1は、第１のPMOSトランジスタQP1の活性化領域のチャネル幅方向の両側に掘り込まれた各凹部内で、Ｎウェル22に片面が接するようにキャパシタ絶縁膜31が形成され、このキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は第１のPMOSトランジスタQP1のポリシリコンゲート配線27に連なるように形成されている。なお、図中、34、39は酸化膜である。
第２のキャパシタC2は、図３９に示した第１のキャパシタC1に構造に準じて構成されている。即ち、第２のPMOSトランジスタQP2の活性化領域のチャネル幅方向の両側に掘り込まれた凹部内で、Ｎウェルに片面が接するように形成されたキャパシタ絶縁膜の他方の片面に接するようにポリシリコンが埋め込まれており、このポリシリコンは第２のPMOSトランジスタQP2のポリシリコンゲート配線28に連なるように形成されている。
上記第５の実施形態のSRAMセルの製造プロセスは、第１の実施形態に準じて実施される。即ち、図３９に示すように、まず、STI領域21／ウェル22、23／チャネル領域19まで形成する。この後、レジストを塗布し、キャパシタを形成したい位置に開口を設けるようにパターニングを行ってレジストパターン（図示せず）を形成する。この場合、レジストパターンの開口部は、負荷用のPMOSトランジスタの活性化領域（Ｎウェル22）の両側のSTI領域21（一方はウェル分離用のSTI領域21である）の各一部上および負荷用のPMOSトランジスタのチャネル領域上を含む。
そして、前記レジストパターンを用いて、Si基板に対して十分に選択比のあるエッチング条件で基板をエッチングしてSTI領域21内の絶縁膜をエッチングする。その後、必要であれば、上記エッチング時に発生した堆積物等を除去する後処理を行う。ここまでのプロセスで負荷用のPMOSトランジスタの活性化領域の両側のSTI領域21に凹部が形成された状態になる。
この後、レジストパターンを剥離し、酸化を行うことによって、STI領域21の凹部内面（トレンチ内壁）とそれに隣接する負荷用のPMOSトランジスタのチャネル領域19上に数nm程度の薄い酸化膜（キャパシタ絶縁膜およびゲート酸化膜）31を形成する。その後、MOSFETのゲート電極とキャパシタ電極を形成するために、導電材、本例ではポリシリコン32を堆積することで凹部内にポリシリコン32を埋め込んだ後、ポリシリコン32のパターニングを行うことによって、ゲート電極（配線）とキャパシタ電極を形成する。
上記した製造工程により、負荷用のPMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内でＮウェル22に片面が接するように形成されたキャパシタ絶縁膜31と、このキャパシタ絶縁膜31の他方の片面に接するように凹部内に埋め込まれたポリシリコン32からなるキャパシタ電極を有する構造のキャパシタを形成することができる。
なお、前記した製造工程において、負荷用のPMOSトランジスタの活性化領域（Ｎウェル22内）の両側のSTI領域21およびその内面の絶縁膜をエッチングする際、STI 領域21の底まで達するように深くエッチングすると、キャパシタ面積を大きく確保することは可能である。しかし、この場合には、負荷用のPMOSトランジスタのチャネル領域19とＰウェル23との間にポリシリコン32からなるキャパシタ電極をゲートとする寄生トランジスタが形成されるので、この寄生トランジスタによってSRAM動作上の不具合が生じないように、ウェル22、23の形成に際して最適化を行う必要がある。または、STI領域21およびその内面の絶縁膜をエッチングする際、前記したような寄生トランジスタが形成されないように、STI領域21の底から約100nm程度の高さＨの位置までにエッチング深さを設定する必要がある。
上記した第５の実施形態に係るSRAMセルによれば、第１の実施形態に係るSRAMセルと同様に、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとＮウェル22との間に容量を付加することによりSRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。この場合、負荷用のPMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内にそれぞれキャパシタ絶縁膜31とキャパシタ電極（ポリシリコン32）が形成されている。つまり、負荷用のPMOSトランジスタの活性化領域を含むＮウェル22の両側の側壁に容量を形成することが可能となるので、前記第１の実施形態に係るSRAMセルに比べて、容量が約２倍程度増大し、ソフトエラー耐性に必要な十分な容量を得るための面積を確保している。
また、図３９に示したように、負荷用のPMOSトランジスタの活性化領域をチャネル幅方向に跨いだ状態でゲート電極が形成されているので、図３９中に示すように、負荷用のPMOSトランジスタの実効チャネル幅が大きくなり、駆動力が向上する効果も加わる。
即ち、図３９において、Ｗは負荷用のPMOSトランジスタの本来のチャネル幅、ωは追加されたキャパシタ電極（ポリシリコン32）に伴って延長されたチャネル幅であり、実効チャネル幅は、Ｗ＋２ωとなる。
＜第５の実施形態の変形例＞
第５の実施形態についても、前述した各実施形態の変形例と同様に、キャパシタ絶縁膜の種類を窒化膜に変えて容量を大きくしたり、ゲート電極およびキャパシタ電極としてメタルを用いたりすることができる。
＜第６の実施形態＞
第６の実施形態は、前述した第３の実施形態と比べて、等価回路は同じであるが、キャパシタの形成位置が異なる。
図４０は、第６の実施形態において、図２６に示したようなSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの他の例を示す平面図である。図４０に示すパターンレイアウトは、図２７を参照して前述した第３の実施形態のパターンレイアウトと比べて、キャパシタC1、C2の形成位置が異なり、その他は同じであるので、図２７中と同一部分には同一符号を付してその説明を省略する。
図４０に示すパターンから分かるように、キャパシタC1の形成位置は、セル領域における第１のNMOSトランジスタQN1をチャネル幅方向（ゲート長方向）に沿って跨いだ状態で活性化領域に両側から対向する部分であり、キャパシタC2の形成位置は、第２のNMOSトランジスタQN2をチャネル幅方向（ゲート長方向）に沿って跨いだ状態で活性化領域に両側から対向する部分である。
図４１は、図４０中のＡ−Ａ´線に沿う断面構造の一例を概略的に示している。
第１のキャパシタC1は、第１のNMOSトランジスタQN1の活性化領域のチャネル幅方向の両側に掘り込まれた各凹部内で、Ｐウェル23に片面が接するようにキャパシタ絶縁膜31が形成され、このキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は第１のNMOSトランジスタQN1のポリシリコンゲート配線27に連なるように形成されている。なお、図中、34、39は酸化膜である。
第２のキャパシタC2は、図４１に示した第１のキャパシタC1に構造に準じて構成されている。即ち、第２のNMOSトランジスタQN2の活性化領域のチャネル幅方向の両側に掘り込まれた凹部内で、Ｐウェル23に片面が接するように形成されたキャパシタ絶縁膜31の他方の片面に接するようにポリシリコン32が埋め込まれており、このポリシリコン32は第２のNMOSトランジスタQN2のポリシリコンゲート配線28に連なるように形成されている。
上記第６の実施形態のSRAMセルの製造プロセスは、第１の実施形態に準じて実施される。即ち、図４１に示すように、まず、STI領域21／ウェル22、23／チャネル領域19まで形成する。この後、レジストを塗布し、キャパシタを形成したい位置に開口を設けるようにパターニングを行ってレジストパターン（図示せず）を形成する。この場合、レジストパターンの開口部は、駆動用のNMOSトランジスタの活性化領域（Ｐウェル23内）の両側のSTI領域21（一方はウェル分離用のSTI領域21である）の各一部上および駆動用のNMOSトランジスタのチャネル領域上を含む。
そして、前記レジストパターンを用いて、Si基板に対して十分に選択比のあるエッチング条件で基板をエッチングしてSTI領域21内の絶縁膜をエッチングする。その後、必要であれば、上記エッチング時に発生した堆積物等を除去する後処理を行う。ここまでのプロセスで駆動用のNMOSトランジスタの活性化領域の両側のSTI領域21に凹部が形成された状態になる。
この後、レジストパターンを剥離し、酸化を行うことによって、STI領域21の凹部内面（トレンチ内壁）とそれに隣接する駆動用のNMOSトランジスタのチャネル領域上に数nm程度の薄い酸化膜（キャパシタ絶縁膜およびゲート酸化膜）31を形成する。その後、MOSFETのゲート電極とキャパシタ電極を形成するために、導電材、本例ではポリシリコン32を堆積することで凹部内にポリシリコン32を埋め込んだ後、ポリシリコン32のパターニングを行うことによって、ゲート電極（配線）とキャパシタ電極を形成する。
上記したような製造工程により、駆動用のNMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内でＰウェル23に片面が接するように形成されたキャパシタ絶縁膜31と、このキャパシタ絶縁膜31の他方の片面に接するように凹部内に埋め込まれたポリシリコン32からなるキャパシタ電極を有する構造のキャパシタを形成することができる。
なお、前記した製造工程において、駆動用のNMOSトランジスタの活性化領域を含むＰウェル23の両側のSTI領域21およびその内面の絶縁膜をエッチングする際、STI領域21の底まで達するように深くエッチングすると、キャパシタ面積を大きく確保することは可能である。しかし、この場合には、駆動用のNMOSトランジスタのチャネル領域19とＮウェル22との間にポリシリコン32からなるキャパシタ電極をゲートとする寄生トランジスタが形成されるので、この寄生トランジスタによってSRAM動作上の不具合が生じないように、ウェル22、23の形成に際して最適化を行う必要がある。または、STI領域21およびその内面の絶縁膜をエッチングする際、前記したような寄生トランジスタが形成されないように、STI領域21の底から約100nm程度の高さＨの位置までにエッチング深さを設定する必要がある。
上記した第６の実施形態に係るSRAMセルによれば、第３の実施形態に係るSRAMセルと同様に、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとＰウェル23との間に容量を付加することによりSRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。この場合、駆動用のNMOSトランジスタの活性化領域を含むＰウェル23の両側のSTI領域21内に掘り込まれた凹部内にそれぞれキャパシタ絶縁膜31とキャパシタ電極（ポリシリコン32）が形成されている。つまり、駆動用のNMOSトランジスタの活性化領域を含むＰウェル23の両側の側壁に容量を形成することができるので、前記第３の実施形態に係るSRAMセルに比べて、容量が約２倍程度増大し、ソフトエラー耐性に必要な十分な容量を得るための面積を確保している。また、図４１中に示すように、駆動用のNMOSトランジスタの活性化領域をゲート長方向（チャネル幅方向）に跨いだ状態でゲート電極が形成されているので、駆動用のNMOSトランジスタの実効チャネル幅が大きくなり、駆動力が向上する効果も加わる。
＜第６の実施形態の変形例＞
第６の実施形態についても、前述した各実施形態の変形例と同様に、キャパシタ絶縁膜の種類を窒化膜に変えて容量を大きくしたり、ゲート電極およびキャパシタ電極としてメタルを用いることができる。
＜第７の実施形態＞
第７の実施形態は、前述した第２の実施形態と比べて、等価回路は同じであるが、キャパシタの形成位置が異なる。
図４２は、第７の実施形態において、図１８に示したようなSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの他の例を示す平面図である。図４２に示すパターンレイアウトは、図１９を参照して前述した第２の実施形態のパターンレイアウトと比べて、キャパシタC1、C2の形成位置が異なり、その他は同じであるので、図１９中と同一部分には同一符号を付してその説明を省略する。
図４２に示すパターンから分かるように、キャパシタC1の形成位置は、セル領域における第１のNMOSトランジスタQN1をチャネル幅方向（ゲート長方向）に沿って跨いだ状態で活性化領域（Ｐウェル23）に両側から対向する第１の部分と、第１のPMOSトランジスタQP1をチャネル幅方向（ゲート長方向）に沿って跨いだ状態で活性化領域（Ｎウェル22）に両側から対向する第２の部分と、さらに、第１のPMOSトランジスタQP1のドレイン領域（Ｎウェル22）に隣接するSTI領域21に掘り込まれた第３の部分とにそれぞれ形成されている。
図４３は、図４２中のＡ−Ａ´線に沿う第１〜第３の部分の断面構造の一例を概略的に示している。
前記第１の部分では、図４１を参照して前述した第６の実施形態と同様に、駆動用のNMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内でＰウェル23に片面が接するようにキャパシタ絶縁膜31が形成されている。この場合、凹部は、STI領域21の底から約100nm程度の高さＨの位置まで掘り込まれて形成されている。
前記第２の部分では、図３９を参照して前述した第５の実施形態と同様に、負荷用のPMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内でＮウェル22に片面が接するようにキャパシタ絶縁膜31が形成されている。この場合、凹部は、STI領域21の底から約100nm程度の高さＨの位置まで掘り込まれて形成されている。
前記第３の部分では、図２を参照して前述した第１の実施形態と同様に、STI領域21に掘り込まれた凹部内でＮウェル22に片面が接するようにキャパシタ絶縁膜31が形成されている。この場合、第３の部分は前記第２の部分と同じＮウェル22上で隣接して存在しており、第２の部分と第３の部分との相互間のSTI領域21は、STI領域21の底から約100nm程度の高さＨの位置まで底部を残して全体的に掘り込まれて凹部が形成されている。
そして、前記第１の部分のキャパシタ絶縁膜31の他方の片面、前記第２の部分のキャパシタ絶縁膜31の他方の片面、前記第３の部分のキャパシタ絶縁膜31にそれぞれ接するように凹部42内に導電体（本例ではポリシリコン）32からなるキャパシタ電極を有する構造のキャパシタ部が形成されている。この場合、上記ポリシリコン32は、キャパシタ電極に連なる第１のPMOSトランジスタQP1と第１のNMOSトランジスタQN1のゲート電極（配線）も形成している。なお、図中、39は酸化膜である。
図４２に示すパターンから分かるように、キャパシタC2の形成位置は、セル領域における第２のNMOSトランジスタQN2をチャネル幅方向に沿って跨いだ状態で活性化領域（Ｐウェル23内）に両側から対向する第４の部分と、第２のPMOSトランジスタQP2をチャネル幅方向に沿って跨いだ状態で活性化領域（Ｎウェル22内）に両側から対向する第５の部分と、さらに、第２のPMOSトランジスタQP2のドレイン領域（Ｎウェル22内）に隣接するSTI領域21に掘り込まれた第６の部分とにそれぞれ形成されている。
前記第４の部分では、図４１を参照して前述した第６の実施形態と同様に、駆動用のNMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内でＰウェル23に片面が接するようにキャパシタ絶縁膜31が形成されている。この場合、凹部は、STI領域21の底から約100nm程度の高さＨの位置まで掘り込まれて形成されている。
前記第５の部分では、図３９を参照して前述した第５の実施形態と同様に、負荷用のPMOSトランジスタの活性化領域の両側のSTI領域21内に掘り込まれた凹部内でＮウェル22に片面が接するようにキャパシタ絶縁膜31が形成されている。この場合、凹部は、STI領域21の底から約100nm程度の高さＨの位置まで掘り込まれて形成されている。
前記第６の部分では、図２を参照して前述した第１の実施形態と同様に、STI領域21に掘り込まれた凹部内でＮウェル22に片面が接するようにキャパシタ絶縁膜31が形成されている。この場合、第６の部分は前記第５の部分と同じＮウェル22上で隣接して存在しており、第５の部分と第６の部分との相互間のSTI領域21は、STI領域21の底から約100nm程度の高さＨの位置まで底部を残して全体的に掘り込まれて凹部が形成されている。
そして、前記第４の部分のキャパシタ絶縁膜31の他方の片面、前記第５の部分のキャパシタ絶縁膜31の他方の片面、前記第６の部分のキャパシタ絶縁膜31にそれぞれ接するように凹部内に導電体（本例ではポリシリコン）32からなるキャパシタ電極を有する構造のキャパシタが形成されている。この場合、上記ポリシリコン32は、キャパシタ電極に連なる第２のPMOSトランジスタQP2と第２のNMOSトランジスタQN2のゲート電極（配線）も形成している。
上記した第７の実施形態に係るSRAMセルによれば、第１の実施形態に係るSRAMセルと同様に、STI構造を用いたSRAMセルのCMOSインバータの入力ノードとＰウェル23との間に容量を付加することによりSRAMセル自身に保持させる電荷量を多くすることができ、ソフトエラーを低減させる効果が得られる。この場合、第６の実施形態に係るSRAMセルと同様に、駆動用のNMOSトランジスタの活性化領域（Ｐウェル23内）の両側のSTI領域21に掘り込まれた凹部42内にキャパシタ絶縁膜31とキャパシタ電極が形成されている。また、第５の実施形態に係るSRAMセルと同様に、負荷用のPMOSトランジスタの活性化領域（Ｎウェル22内）の両側のSTI領域21に掘り込まれた凹部内にキャパシタ絶縁膜31とキャパシタ電極が形成されている。さらに、第１の実施形態に係るSRAMセルと同様に、負荷用のPMOSトランジスタのドレイン領域に隣接するSTI領域21に掘り込まれた凹部内にそれぞれキャパシタ絶縁膜31とキャパシタ電極が形成されている。したがって、前記第１乃至第６の実施形態に係るSRAMセルに比べて、キャパシタとしてソフトエラー耐性に必要な十分な容量を得るための面積を確保している。また、駆動用のNMOSトランジスタの活性化領域および負荷用のPMOSトランジスタの活性化領域をゲート長方向（チャネル幅方向）に跨いだ状態でゲート電極が形成されているので、MOSトランジスタの実効チャネル幅が大きくなり、駆動力がさらに向上する効果も加わる。
＜第７の実施形態の変形例＞
第７の実施形態についても、前述した各実施形態の変形例と同様に、キャパシタ絶縁膜の種類を窒化膜に変えて容量を大きくしたり、ゲート電極およびキャパシタ電極としてメタルを用いることができる。
＜他の実施形態＞
SRAMセルにおいてソフトエラー耐性に必要な容量を得るために、前記第１乃至第７の実施形態の任意の組み合わせを実現することができる。その際、第５乃至第７の実施形態を用いる場合には、寄生トランジスタが形成されないように、ウェルの最適化および凹部の深さには注意が必要である。
なお、上記各実施形態は、SRAM集積回路を例にとって説明したが、SRAM混載ロジック集積回路などの半導体集積回路にも本発明が適用できる。
本発明の第１の実施形態に係るSRAMのセルアレイに使用されているSRAMセルの１個分の等価回路図。 図１に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図２中のＡ−Ａ´線に沿う断面図。 図２中のＢ−Ｂ´線に沿う断面図。 図２に示した第１の実施形態に係るSRAMセルのアレイの製造工程の一部を示す断面図。 図５に示した工程に続く工程を示す断面図。 図６に示した工程に続く工程を示す断面図。 図７に示した工程に続く工程を示す断面図。 図８に示した工程に続く工程を示す断面図。 図９に示した工程に続く工程を示す断面図。 図１０に示した工程に続く工程を示す断面図。 図２中のＡ−Ａ´線に沿う構造の他の例を示す断面図。 図２に示したSRAMセルのアレイの変形例１に係る製造工程の一部を示す断面図。 図１３に示した工程に続く工程を示す断面図。 図１４に示した工程に続く工程を示す断面図。 図２に示したSRAMセルのアレイの変形例２に係る製造工程の一部を示す断面図。 図１６に示した工程に続く工程を示す断面図。 本発明の第２の実施形態に係るSRAMのセルアレイに使用されているSRAMセルの１個分の等価回路図。 図１８に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図１９に示した第２の実施形態に係るSRAMセルのアレイの製造工程の一部を示す断面図。 図２０に示した工程に続く工程を示す断面図。 図２１に示した工程に続く工程およびそれにより形成されたキャパシタ形成部分の構造を概略的に示す断面図。 図１９に示したSRAMセルのアレイの変形例１に係る製造工程の一部を示す断面図。 図２３に示した工程に続く工程を示す断面図。 図２４に示した工程に続く工程およびそれにより形成されたキャパシタ形成部分の構造を概略的に示す断面図。 本発明の第３の実施形態に係るSRAMのセルアレイに使用されているSRAMセルの１個分の等価回路図。 図２６に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図２６中のＡ−Ａ´線に沿う構造の一例を概略的に示す断面図。 本発明の第４の実施形態に係るSRAMにおいて図１に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図２９中のＢ−Ｂ´線に沿うSRAMセルの製造工程の一部を示す断面図。 図３０に示した工程に続く工程を示す断面図。 図３１に示した工程に続く工程およびそれにより形成されたキャパシタ形成部分の構造を概略的に示す断面図。 第４の実施形態の変形例１に係るSRAMセルのキャパシタ形成部分の構造を概略的に示す断面図。 第４の実施形態の変形例２に係るSRAMセルのアレイの製造工程の一部を示す断面図。 図３４に示した工程におけるキャパシタ形成用凹部およびその周辺について基板面付近の平面パターンの一例を概略的に示す平面図。 図３４に示した工程に続く工程を示す断面図。 図３６に示した工程におけるキャパシタ形成部およびその周辺について基板面付近の平面パターンの一例を概略的に示す平面図。 本発明の第５の実施形態に係るSRAMにおいて図１に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図３８中のＡ−Ａ´線に沿う断面図。 本発明の第６の実施形態に係るSRAMにおいて図２６に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図４０中のＡ−Ａ´線に沿う断面図。 本発明の第７の実施形態に係るSRAMにおいて図１８に示したSRAMセルが行列状に配列されたセルアレイの一部を取り出してパターンレイアウトの一例を示す平面図。 図４２中のＡ−Ａ´線に沿う断面図。
符号の説明
10…SRAMセル、11…第１のCMOSインバータ、12…第２のCMOSインバータ、QP1…負荷用の第１のPMOSトランジスタ、QN1…ドライバ用の第１のNMOSトランジスタ、QP2…負荷用の第２のPMOSトランジスタ、QN2…ドライバ用の第２のNMOSトランジスタ、QN3…転送ゲート用の第３のNMOSトランジスタ、QN4…転送ゲート用の第４のNMOSトランジスタ、BL、/BL…ビット線、WL…ワード線。

Claims (8)

  1. シャロートレンチ構造の素子分離領域により絶縁分離された素子領域としてＮウェルおよびＰウェルを有する半導体基板上にスタティック型メモリセルが行列状に複数個配置されたセルアレイを有する半導体装置であって、
    前記Ｎウェル上に形成された負荷用の第１のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第１のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続された第１のCMOSインバータ回路と、
    前記Ｎウェル上に形成された負荷用の第２のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第２のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続され、前記第１のインバータとは互いの入力ノードおよび出力ノードがクロスカップル接続された第２のCMOSインバータ回路と、
    前記２個のCMOSインバータ回路のうちの少なくとも一方のCMOSインバータ回路の出力端とビット線との間にドレイン、ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFETと、
    前記２個のCMOSインバータ回路の各ゲートノードと前記ＮウェルおよびＰウェルのうちの一方との間にそれぞれ対応して接続された２個のキャパシタ
    とを具備することを特徴とする半導体装置。
  2. 前記２個のキャパシタのうちの一方は、前記第２のＰチャネル型のMOSFETのドレイン領域に隣接する素子分離領域に掘り込まれた凹部内で前記Ｎウェルに片面が接するようにキャパシタ絶縁膜が形成され、その他方の片面に接するように前記凹部内に埋め込まれるともに前記第１のＰチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなり、
    前記２個のキャパシタのうちの他方は、前記第１のＰチャネル型のMOSFETのドレイン領域に隣接する素子分離領域に掘り込まれた凹部内で前記Ｎウェルに片面が接するようにキャパシタ絶縁膜が形成され、その他方の片面に接するように前記凹部内に埋め込まれるともに前記第２のＰチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなることを特徴とする請求項１記載の半導体装置。
  3. 前記２個のキャパシタのうちの一方は、前記第２のＰチャネル型のMOSFETのドレイン領域の先端部付近で先端より手前側に掘り込まれた凹部内で前記Ｎウェルに片面が接するようにキャパシタ絶縁膜が形成され、その他方の片面に接するように前記凹部内に埋め込まれるともに前記第１のＰチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなり、
    前記２個のキャパシタのうちの他方は、前記第１のＰチャネル型のMOSFETのドレイン領域の先端部付近で先端より手前側に掘り込まれた凹部内で前記Ｎウェルに片面が接するようにキャパシタ絶縁膜が形成され、その他方の片面に接するように前記凹部内に埋め込まれるともに前記第２のＰチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなることを特徴とする請求項１記載の半導体装置。
  4. シャロートレンチ構造の素子分離領域により絶縁分離された素子領域としてＮウェルおよびＰウェルを有する半導体基板上にスタティック型メモリセルが行列状に複数個配置されたセルアレイを有する半導体装置であって、
    前記Ｎウェル上に形成された負荷用の第１のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第１のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続された第１のCMOSインバータ回路と、
    前記Ｎウェル上に形成された負荷用の第２のＰチャネル型のMOSFETおよび前記Ｐウェル上に形成されたドライバ用の第２のＮチャネル型のMOSFETのドレイン相互が接続されるとともにゲート相互が接続され、前記第１のインバータとは互いの入力ノードおよび出力ノードがクロスカップル接続された第２のCMOSインバータ回路と、
    前記２個のCMOSインバータ回路のうちの少なくとも一方のCMOSインバータ回路の出力ノードとビット線との間にドレイン、ソース間が接続され、ゲートがワード線に接続された転送ゲート用NMOSFETと、
    前記第１のCMOSインバータ回路のゲートノードと前記Ｎウェルとの間に接続された第１のキャパシタと、
    前記第２のCMOSインバータ回路のゲートノードと前記Ｎウェルとの間に接続された第２のキャパシタと、
    前記第１のCMOSインバータ回路のゲートノードと前記Ｐウェルとの間に接続された第３のキャパシタと、
    前記第２のCMOSインバータ回路のゲートノードと前記Ｐウェルとの間に接続された第４のキャパシタ
    とを具備することを特徴とする半導体装置。
  5. 前記Ｎウェルに接続されるキャパシタは、
    前記第１のＰチャネル型のMOSFETの活性化領域の両側に隣接する素子分離領域にそれぞれ掘り込まれた凹部内で前記Ｎウェルに片面が接するようにキャパシタ絶縁膜が形成され、前記凹部内に埋め込まれるともに前記第１のＰチャネル型のMOSFETの活性化領域をチャネル幅方向に沿って跨いだ状態で前記第１のＰチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなる第１のキャパシタ部と、
    前記第２のＰチャネル型のMOSFETの活性化領域の両側に隣接する素子分離領域にそれぞれ掘り込まれた凹部内で前記Ｎウェルに片面が接するようにキャパシタ絶縁膜が形成され、前記凹部内に埋め込まれるともに前記第２のＰチャネル型のMOSFETの活性化領域をチャネル幅方向に沿って跨いだ状態で前記第２のＰチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなる第２のキャパシタ部
    とを具備することを特徴とする請求項１記載の半導体装置。
  6. 前記Ｐウェルに接続されるキャパシタは、
    前記第１のＮチャネル型のMOSFETの活性化領域の両側に隣接する素子分離領域にそれぞれ掘り込まれた凹部内で前記Ｐウェルに片面が接するようにキャパシタ絶縁膜が形成され、前記凹部内に埋め込まれるともに前記第１のＮチャネル型のMOSFETの活性化領域をチャネル幅方向に沿って跨いだ状態で前記第１のＮチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなる第１のキャパシタ部と、
    前記第２のＮチャネル型のMOSFETの活性化領域の両側に隣接する素子分離領域にそれぞれ掘り込まれた凹部内で前記Ｐウェルに片面が接するようにキャパシタ絶縁膜が形成され、前記凹部内に埋め込まれるともに前記第２のＮチャネル型のMOSFETの活性化領域をチャネル幅方向に沿って跨いだ状態で前記第２のＮチャネル型のMOSFETのゲート電極に連なるように導電体が形成されてなる第２のキャパシタ部
    とを具備することを特徴とする請求項１記載の半導体装置。
  7. 前記凹部の深さは、前記素子分離領域の底から高い位置とされ、寄生のMOSFETが形成されないように設定されていることを特徴とする請求項５または６記載の半導体装置。
  8. Si基板上にSRAMセルのアレイを形成する際、
    前記Si基板にSTI領域およびアクティブエリアを形成する工程と、
    SRAMセル領域内のSTI領域のうちで所望のキャパシタを形成する位置のSTI領域から隣接するアクティブエリアを跨ぐ開口を有するレジストパターンを形成し、当該レジストパターンをマスクとして前記Si基板に対して十分に選択比を有する条件でSTI領域内の絶縁膜をSTI領域の底までエッチング除去して凹部を形成する工程と、
    前記凹部内のSi側壁に薄膜の酸化膜を形成する工程と、
    ゲート電極およびキャパシタ電極となるポリシリコンあるいはメタルを前記凹部内に埋め込むように堆積させた後、ゲート電極をパターニング形成する工程
    とを具備することを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007126256A1 (en) * 2006-04-27 2007-11-08 Uk Hyun Youn Mos capacitor and method of manufacturing the same
WO2010013683A1 (ja) * 2008-08-01 2010-02-04 日本電気株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867131B2 (en) * 2002-08-29 2005-03-15 Micron Technology, Inc. Apparatus and method of increasing sram cell capacitance with metal fill
JP5114829B2 (ja) * 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
JP4932341B2 (ja) * 2006-06-23 2012-05-16 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
US7514339B2 (en) * 2007-01-09 2009-04-07 International Business Machines Corporation Method for fabricating shallow trench isolation structures using diblock copolymer patterning
JP2009130238A (ja) * 2007-11-27 2009-06-11 Fujitsu Microelectronics Ltd 半導体装置
FR3018952B1 (fr) * 2014-03-21 2016-04-15 Stmicroelectronics Rousset Structure integree comportant des transistors mos voisins
CN113224158A (zh) * 2020-02-04 2021-08-06 联芯集成电路制造(厦门)有限公司 半导体晶体管及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2601176B2 (ja) 1993-12-22 1997-04-16 日本電気株式会社 半導体記憶装置
US5422296A (en) * 1994-04-25 1995-06-06 Motorola, Inc. Process for forming a static-random-access memory cell
JPH1079440A (ja) 1996-09-05 1998-03-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6130470A (en) * 1997-03-24 2000-10-10 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall capacitors between storage nodes

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007126256A1 (en) * 2006-04-27 2007-11-08 Uk Hyun Youn Mos capacitor and method of manufacturing the same
WO2010013683A1 (ja) * 2008-08-01 2010-02-04 日本電気株式会社 半導体装置及び半導体装置の製造方法
JPWO2010013683A1 (ja) * 2008-08-01 2012-01-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
JP5486498B2 (ja) * 2008-08-01 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

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