KR100724029B1 - 반도체 장치 및 트랜지스터 - Google Patents

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KR100724029B1
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본원 발명은 저비용으로 고성능의 로직, 메모리 혼재의 반도체 장치를 제공할 수가 있다. 또한, 본원 발명은 미세화가 더욱 진행되어도, 동작이 가능한 고집적 메모리 장치, 또는 이 메모리 장치를 이용한 반도체 장치를 제공하는 것이다.
반도체 장치, 메모리, 트랜지스터, 기억 소자, 메모리 셀 어레이

Description

반도체 장치 및 트랜지스터{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본원 발명의 실시예1의 반도체 장치를 설명하기 위한 도면.
도 2는 본 발명의 실시예1의 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 3은 본 발명의 실시예1의 반도체 장치의 기입 트랜지스터 제작 방법을 설명하는 도면.
도 4는 본 발명의 실시예1의 기입 트랜지스터의 채널 가공 방법을 설명하는 단면도.
도 5는 본 발명의 실시예1의 반도체 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 실시예1의 반도체 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 실시예1의 반도체 장치의 어레이 구성을 나타내는 도면.
도 8은 본 발명의 실시예2의 반도체 장치의 제조 공정을 설명하는 도면.
도 9는 본 발명의 실시예2의 반도체 기억 소자의 제조 공정을 설명하는 단면도.
도 10은 본 발명의 실시예2의 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 실시예2의 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 실시예2의 반도체 장치의 제조방법을 설명하는 단면도.
도 13은 본 발명의 실시예2의 반도체 장치의 제조 방법을 설명하는 상면도.
도 14는 본 발명의 실시예2의 반도체 장치의 제조 방법을 설명하는 상면도.
도 15는 본 발명의 실시예2의 반도체 장치의 제조 공정을 설명하는 상면도.
도 16은 본 발명의 실시예2의 반도체 장치의 메모리 셀 어레이 구성을 설명하는 상면도.
도 17은 본 발명의 실시예2의 반도체 장치의 메모리 셀 어레이 구성을 설명하는 상면도.
도 18은 본 발명의 실시예2의 반도체 장치의 메모리 셀 어레이 구성을 설명하는 상면도.
도 19는 본원 발명의 실시예2의 반도체 장치의 메모리 셀 어레이 구성을 설명하는 등가 회로도.
도 20은 본원 발명의 실시예2의 반도체 장치의 다른 실시 형태의 메모리 셀 어레이 구성을 설명하는 상면도.
도 21은 본원 발명의 실시예2의 반도체 장치의 다른 실시 형태의 메모리 셀 어레이 구성을 설명하는 등가 회로도이다.
도 22는 본원 발명의 실시예3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 23은 본원 발명의 실시예3의 반도체 장치의 메모리 셀 어레이 구성을 설명하는 상면도.
도 24는 본원 발명의 실시예3의 반도체 장치의 메모리 셀 어레이 구성을 설 명하는 등가 회로도.
도 25는 본원 발명의 실시예4의 반도체 장치의 메모리 셀의 각 기억 상태에서의 전류 전압 특성을 설명하는 도면.
도 26은 본 발명의 실시예4의 반도체 장치의 주변 회로를 포함시킨 메모리 부분의 구성을 나타내는 도면.
도 27은 본원 발명의 실시예의 반도체 장치의 제조 공정을 나타내는 단면도.
도 28은 본원 발명의 실시예5에 설명하는 트랜지스터의 기본 구성을 나타내는 도면.
도 29는 본원 발명의 실시예5에 설명하는 트랜지스터의 기본 구성을 나타내는 평면도.
도 30은 본원 발명의 실시예6에 설명하는 반도체 장치의 제조 공정을 나타내는 상면도.
도 31는 본원 발명의 실시예6에 설명하는 반도체 장치의 제조 공정을 나타내는 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 소스 영역
2 : 드레인 영역
3 : 채널 영역
4 : 절연층
5 : 제어 전극
6 : 드레인 영역
7 : 소스 영역
8 : 실리콘 기판
9 : 절연막
10 : 소자 분리 영역
본원 발명은 전계 효과형 트랜지스터, 반도체 장치, 특히 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
멀티미디어의 확장에 의해, 데이터 처리 장치로의 요구는 더욱더 고도화하고 있다. 특히, 음성, 화상 처리는 대량의 데이터를 단시간에 처리할 필요가 있으므로, 데이터 처리 장치 전체의 처리 능력의 향상이 필수이다. 그러나, 데이터 처리 장치의 주된 구성 요소인 로직 칩과 메모리 칩을 별개로 하여 데이터 처리 장치를 구성하고 있는 것은 그 사이의 데이터 버스가 버틀넥으로 되어, 전체의 처리 능력을 향상하는 것이 곤란하다.
이와 같은 문제를 해결하기 위해, 로직 회로와 DRAM(dynamic randum access memory)를 1칩상에 집적한 소위 DRAM 혼재 칩이 개발되어 있다. 이와 같은 기술의 문헌으로서, 예를 들면 H.Ishiuchi et al., IEEE International Electron Devices Meeting, pp33-36, 1997년을 들 수 있다. 상기 혼재의 용이성 관점에서는 로직용 트랜지스터만으로 메모리 셀을 구성할 수 있는 SRAM(static randum access memory)가 DRAM보다 우수하다고 한다. 그러나, 6트랜지스터를 사용하여 1셀을 구성하기 때문에 셀 면적이 크고, 비용면에서 큰 용량을 준비하는 것이 곤란하다.
또한, DRAM 셀의 축적 전하를 감소시켜도 동작 가능한 구조로서, 게인 셀로 불리우는 기억 소자 구조가 제안되고 있다. 이것은 기입용 트랜지스터를 거쳐 기억 노드에 전하를 주입하고, 축적된 전하에 의해 따로 설치된 판독용 트랜지스터의 임계 전압이 변화하는 것을 이용하여 기억을 행하는 것이다. 또한, 본원 발명에 관련한 기술로서, 예를 들면, 기입용 트랜지스터에 다결정 실리콘을 사용한 H. Shichijo et al, Conference on Solid State Devices and Materials, pp265-268, 1984년 및 판독용 트랜지스터에 다결정 실리콘을 이용한 S. Shukuri et al., IEEE International Electorn Devices Meeting, pp. 1006-l008, 1992년을 들 수 있다.
본원 발명에 관련한 다른 기술로서, K. Yano et a1, IEEE International Electorn Devices Meeting, pp 541-544, 1993년 및 K.Yano et al, IEEE International Solid-State Circuis Conferences, pp 266-267, 1996년에 기재되어 있는 다결정 실리콘을 이용한 단일 전자 메모리를 들 수 있다. 이 기술은 1소자로 기억을 행하는 메모리 소자이다. 본원 발명과는 소자의 동작 원리, 기능의 면에서 다르지만, 소스, 드레인보다도 채널 부분이 얇은 TFT 구조로서 생각되는 일반적인 구조를 포함하고 있다. 즉, 소스 드레인 영역의 저면과 채널 박막 영역의 높이가 거의 맞추어져 있는 구조이다.
휴대 정보 단말 등 배터리 구동의 응용을 중심으로 하여 기기의 저소비 전력 화가 중요한 과제로서 인식되고 있다. 통상, 반도체 장치의 소비 전력은 기기 전체의 소비 전력의 상당한 부분을 차지하여, 저소비 전력화가 요구되고 있다. 트랜지스터가 오프 상태에서의 전류는 누설 전류라고 불리고, 모든 회로에 관계되기 때문에, 로직, 메모리의 구별없이 칩 전체의 소비 전력 증대의 요인으로 된다. 그래서, 누설 전류가 적은 트랜지스터가 요구되고 있다. 발명자 등은 독자의 시작, 평가에 의해서 채널 부분을 얇게 형성한 다결정 실리콘 베이스의 TFT 구조로 10의 마이너스18승대의 누설 전류를 실현할 수 있는 것을 발견하였다. 그러나, 채널 부분이 소스, 드레인보다도 얇은 TFT 구조는 통상 상기 종래 기술과 같이 소스 드레인 영역의 저면과 채널 박막 영역의 높이가 대략 맞추어져 있는 구조로 된다. 이 구조는 게이트 절연막을 CVD로 피착하지만, 소스, 드레인 부분과 채널 부분 사이에 단차가 생겨 있기 때문에, 단차 상단에서 전계 집중이 일어나기 쉽다. 이 때문에, 게이트 절연막을 얇게 한 경우 내압의 마진이 감소한다. 또한 단차 하단에서 막이 두껍게 되기 어려우므로, 실질적으로 게이트 절연막이 두텁게 되는 부분이 생긴다. 이 때문에 트랜지스터 성능이 저하하여, 단채널 효과가 현저하게 될 우려가 있다.
그래서, 본 발명의 목적으로 하는 바는 저 누설로 고성능의 반도체 소자를 제공하는 것이다. 또한, 저소비 전력의 반도체 장치를 제공하는 것이다.
상술한 바와 같이 로직과 DRAM의 혼재 기술이 개발되어 이미 제품도 존재하지만, 문제가 되는 것은 로직 프로세스와 DRAM 프로세스의 상성이다.
제1로, 서로의 제작 프로세스로 공통화할 수 있는 부분이 적으면, 마스크수, 공정수가 증가하여 제조 비용이 증대한다. 그러나, DRAM 제작에서 가장 복잡하여 지는 캐패시터 제작 공정은 로직부와는 공통화할 수 없다. 또한, 로직부의 M0S 트랜지스터에서는 고속성을 중시하므로, 확산층 부분을 실리사이드화하여 저저항화하는 수법이 상용되어 있지만, DRAM 메모리 셀의 패스 트랜지스터를 실리사이드화하면 누설 전류가 증대하여, 기억 유지 시간이 극단적으로 짧게 되어 버리는 것이 알려져 있다. 따라서 MOS 트랜지스터 형성에 있어서도 로직 부분의 실리사이드화시에 DRAM 부분을 덮어 두는 등의 연구가 필요하여, 프로세스가 복잡화하고 있다.
둘째로, DRAM의 캐패시터 제작 공정에서의 고온 공정도의 문제가 있다. DRAM에서는 신호량을 확보할 필요가 있기 때문에, 미세화를 진행시키면서도, 축적 전하량을 작게 할 수 없다. 따라서, 보다 작은 면적에서 용량을 확보하기 위해서 고유전체막의 도입이 필요하게 된다. 종래 행해져 온 입체 구조 이용은 비용 증대 때문에 곤란하고, 또한, 입체 구조를 이용하였다고 해도 고유전체막의 도입이 불가결하게 되고 있다. 그러나, 고유전체막을 형성하기 위해서 고온이 필요하다. 예를 들면, Ta2O5(오산화탄탈)을 사용한 경우, 결정화를 위해 750 ℃ 정도의 고온 처리가 필요하게 된다.
한편에서, 로직 부분의 M0S 트랜지스터는 미세화를 위해 확산층의 PN 접합을 매우 얕게 형성하고 있다. 열 처리에 의해서 확산층의 불순물이 확산하게 되고, MOS 트랜지스터의 특성이 열화, 경우에 따라서는 펀치스루에 의해서 동작불가능하여져 버린다. 또한 코발트 실리사이드 등의 실리사이드 재료도 고온에서 응집할 우려가 있다. 기판에 홈을 파서 캐패시터를 형성하는 소위 트렌치 캐패시터 구조 를 채용하면, 로직용 M0S 트랜지스터의 형성전에 캐패시터 형성이 가능하지만, 홈의 깊이가 매우 깊게 되어, 금후 미세화가 진행하면 더욱 어스펙트비를 크게 취하지 않으면 안된다고 하는 과제를 안고 있다.
상술의 축적 전하량 확보의 과제는 로직 혼재 칩에 한정하지 않고, DRAM 일반에 괄련하는 문제이다. 0.18 ㎛∼0.14 ㎛의 가공 치수를 이용하는 1 Gbit RAM 이후에는 세대가 일세대 진행할때마다 새로운 고유전체 재료를 개발해야만 하는 우려가 있다. 따라서, 축적 전하량을 감소시키더라도 안정적으로 동작할 수 있고, 더구나 DRAM 및 고집적이 가능한 저면적의 반도체 메모리가 필요하다.
본 발명의 목적은 저비용으로, 고성능의 로직 및 메모리가 혼재된 반도체 장치를 제공하는 것이다.
본원 발명은 반도체 장치의 가공이 미세화가, 더욱 진행되어도 동작이 가능한 고집적 메모리를 제공할 수 있다.
본원 발명은 기입용 트랜지스터를 통해, 주입, 방출을 행한 전하를, 판독용트랜지스터의 임계 전압 변화에 의해서 판독하는 것을 특징으로 한다. DRAM과 같이 캐패시터 용량 확보를 위한 신재료가 불필요하기 때문에, 로직 혼재가 용이하다. 또한, 본원 발명의 트랜지스터는 이러한 반도체 장치에 제공하여 매우 유용하다.
자세히 그 구성을 진술하면, 본원 발명의 대표적인 실시 형태에 의한 반도체 소자는 기본적으로 다음의 형태를 갖는다.
본원 발명의 대표적인 제1 형태는 소스 영역, 드레인 영역, 및 해당 소스 영역과 해당 드레인 영역을 접속하는 반도체 재료로 이루어지는 채널 영역과 상기 채널 영역의 전위를 제어하는 게이트 전극을 갖고, 또한 상기 채널 영역이 절연막상에 설치되고, 해당 반도체 장치의 기판면을 기준으로 하여, 상기 채널 영역이 상기 소스 영역과 상기 드레인 영역의 상면의 수준에 배치되어 있는 트랜지스터이다. 상기 게이트 전극에 의한 전위의 제어에 의해서, 해당 채널의 콘덕턴스가 제어되는 것이다.
여기서, 본원 발명에 관한 상기 채널 영역은 박막 반도체층이 이용된다. 그 두께가 5 ㎚이하인 것이 특히 바람직하다. 채널 영역이 매우 박막이므로, 매우 저누설 전류가 확보된다. 이 형태는 도 1을 참조를 함으로써 십분 이해될 것이다.
본원의 제2 형태는 다음의 구성을 갖는다.
즉, 이 제2 형태는 금속 또는 반도체 재료로 이루어지는 소스 영역, 드레인 영역을 갖고, 상기 소스 영역과 드레인 영역은 절연막상의 반도체 재료로 이루어지는 채널 영역에서 접속되고, 상기 채널 영역의 전위를 제어하는 금속 또는 반도체 재료로 이루어지는 게이트 전극을 갖는 제1 트랜지스터 구조(M2)와 금속 또는 반도체 재료로 이루어지는 소스 영역, 드레인 영역을 갖고, 상기 소스 영역과 드레인 영역은 반도체 재료로 이루어지는 채널 영역에서 접속되고, 상기 채널 영역의 전위를 제어하는 금속 또는 반도체 재료로 이루어지는 게이트 전극을 갖고, 상기 채널 영역과 정전 용량으로 커플링한 금속 또는 반도체 재료로 이루어지는 전하 축적 영역을 갖는 제2 트랜지스터 구조(M1)를 갖고, 상기 제2 트랜지스터 구조의 소스 영 역이 소스선에 접속되고, 상기 제1 트랜지스터 구조의 소스 영역 또는 드레인 영역의 한 단이 상기 제2 트랜지스터 구조의 전하 축적 영역에 접속되고, 상기 제1 트랜지스터 구조의 소스 영역 또는 드레인 영역의 다른 단이 데이터선에 접속되는 것을 특징으로 하는 것이다.
본원 발명에서는 판독 트랜지스터의 전하 축적 영역(1)과 제어 전극(5)이 적층화되어 있고, 3트랜지스터형의 게인 셀보다도 작은 면적으로 구성이 가능하다. 또한, 기입 트랜지스터의 채널이 절연막(134) 위의 반도체 박막으로 이루어지기 때문에, 전하의 누설 패스에 대응하는 채널(3)을 완전히 공핍화하기 위해서 통상의 벌크(Bulk) 기판을 이용한 MOS를 기입 트랜지스터에 이용한 경우와 비교하여 누설 전류를 대폭 저감할 수 있다.
또한, 기억 영역(1) 가공 또는 기입 트랜지스터의 채널(3) 가공에 워드선 (5)과의 자기 정합 가공을 이용하는 것이 가능하고, 간단한 제작 프로세스와 소면적 셀의 양립을 가능하게 하고 있다. 또한, 이해를 용이하게 하기 위해서, 참고예로서, 본문 중의 참조 부호는 도 1에 있어서의 각부위를 나타내고 있다.
본 발명의 다른 수단, 목적과 특징은 이하의 실시 형태로부터 명백하게 될 것이다.
구체적인 실시의 형태를 설명하는 것에 앞서서, 본원 발명의 주된 여러가지 형태를, 이하에 열거한다.
본원의 제1 형태는 금속 또는 반도체 재료로 이루어지는 소스 영역, 드레인 영역을 갖고, 상기 소스 영역과 드레인 영역은 절연막상의 반도체 재료로 이루어지는 채널 영역에서 접속되고, 상기 채널 영역의 전위를 제어하는 금속 또는 반도체 재료로 이루어지는 게이트 전극을 갖는 제1 트랜지스터와 금속 또는 반도체 재료로 이루어지는 소스 영역, 드레인 영역을 갖고, 상기 소스 영역과 드레인 영역은 반도체 재료로 이루어지는 채널 영역에서 접속되고, 상기 채널 영역의 전위를 제어하는 금속 또는 반도체 재료로 이루어지는 게이트 전극을 갖고, 상기 채널 영역과 정전 용량을 통해 금속 또는 반도체로 이루어지는 전하 축적 영역을 갖는 제2 트랜지스터를 갖고, 상기 제2 트랜지스터의 소스 영역이 소스선에 접속되고, 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역 중 어느 일단이 상기 제2 트랜지스터의 전하 축적 영역에 접속되고, 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역 중 어느 타단이 데이터선에 접속되는 반도체 기억 소자이다. 이 반도체 기억 소자의 구조를 이용하여 각종 반도체 장치를 제공할 수 있다.
본원의 제2 형태는 상기 제1 형태의 반도체 기억 소자 또는 반도체 장치 반도체 기억 소자에 있어서, 상기 데이터선에 접속된 제1 트랜지스터 구조의 소스 영역 또는 드레인 영역과 상기 제2 트랜지스터 구조의 소스 영역 사이의 거리가 상기 데이터선에 접속된 제1 트랜지스터 구조의 소스 영역 또는 드레인 영역과 상기 제2 트랜지스터 구조의 드레인 영역의 사이의 거리보다도 짧은 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제3 형태는 상기 제1 또는 제2 반도체기억 소자에 있어서, 상기 제2 트랜지스터 구조의 게이트 전극 폭과 상기 제1 트랜지스터 구조의 채널 영역 폭이 실질적으로 같은 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다. 이 형태는 반도체 기억 소자의 판독 트랜지스터 전극에 의한 자기 정합 가공이 특징으로 된다.
본원의 제4 형태는 상기 제1 내지 제3 중 어느 하나의 형태에 기재의 반도체 기억 소자에 있어서, 상기 제2 트랜지스터 구조의 게이트 전극 폭과 상기 제2 트랜지스터 구조의 전하 축적 영역 폭이 실질적으로 같은 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제5 형태는 전계 효과형의 기입용 트랜지스터와 판독용 트랜지스터를 갖고, 상기 기입 트랜지스터의 채널은 반도체 재료로 이루어지고, 상기 기입 트랜지스터의 소스 영역, 드레인 영역은 금속 또는 반도체 재료와 금속의 적층 구조로 이루어지고, 상기 기입 트랜지스터의 소스, 드레인 영역 중 어느 하나의 한 단(영역 A)은 기입 트랜지스터의 채널 이외에 도전 경로를 갖지 않고, 판독 트랜지스터의 채널과 정전 용량으로 커플링하고, 상기 기입 트랜지스터의 소스, 드레인 영역 중 어느 하나의 다른 단(영역 B)은 외부에 접속되고, 상기 기입 트랜지스터의 영역 A 내에 축적한 전하량의 대소에 의해서 판독 트랜지스터의 임계 전압이 변화함으로써 정보를 기억하는 반도체 기억 소자에 있어서, 상기 기입 트랜지스터의 채널은 상기 기입 트랜지스터의 소스, 드레인 영역의 금속 부분과 접속되어 있는 것을 특징으로 하는 반도체 기억 소자 또는 이 반도체 기억 소자 구조를 갖는 반도체 장치이다.
본원의 제6 형태는 적어도 2수준의 두께의 게이트 절연막으로 이루어지는 트 랜지스터를 갖고, 상기 게이트 절연막의 적어도 가장 얇은 절연막이 아닌 게이트 절연막을 갖는 트랜지스터로 이루어지는 주변 회로를 갖고, 동일 칩 상에 전계 효과형의 기입 트랜지스터와 판독 트랜지스터로 이루어지는 기억 소자를 갖고, 상기기억 소자는 기입 트랜지스터를 통하여 출입한 전하량을 판독 트랜지스터의 임계 전압 변화에 의해서 판독하는 동작 원리로 이루어지는 반도체 장치에 있어서, 상기 주변 회로를 구성하는 트랜지스터의 게이트 절연막 두께와 상기 기억 소자의 판독 트랜지스터의 게이트 절연막 두께가 같은 것을 특징으로 하는 반도체 장치 또는 이 반도체 기억 소자 구조를 갖는 반도체 장치이다.
본원의 제7 형태는 상기 제1 내지 제6 형태 중 어느 하나에 있어서, 상기 기입 트랜지스터의 채널이 절연막 상에 설치되어 있는 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제8 형태는 상기 제7 형태의 반도체 기억 소자 또는 반도체 장치에 있어서, 상기 기입 트랜지스터의 채널이 상기 기입 트랜지스터의 소스 또는 드레인 영역의 상단과 동일 높이에 설치되어 있는 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제9 형태는 상기 제1 내지 제7 중 어느 하나에 기재의 반도체 기억 소자 또는 반도체 장치에 있어서, 상기 기입 트랜지스터의 게이트 전극과 상기 판독 트랜지스터의 게이트 전극이 공통인 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제10 형태는 상기 제1 내지 제8 중 어느 하나에 기재의 반도체 기억 소자 또는 반도체 장치에 있어서, 상기 기입 트랜지스터의 채널의 막 두께가 5 ㎚이하인 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제11 형태는 상기 제1 내지 제10 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 제1 내지 제10 중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 상기 메모리 셀 어레이의 소자 분리 영역의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 반도체 기억 소자의 기입 트랜지스터 또는 판독 트랜지스터의 게이트 전극을 접속하는 워드선의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 반도체 기억 소자의 복수의 판독 트랜지스터가 상호 확산층을 통해 접속되어 있는 구조를 갖고, 상기 복수의 판독 트랜지스터를 접속하는 확산층의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 상호 병행으로 배열한 장방형의 소자 분리 영역과 상기 상호 병행으로 배열한 장방형의 확산층이 실질적으로 병행이고, 또한 상기 상호 병행으로 배열한 장방형의 소자 분리 영역과 상기 상호 병행으로 배열한 워드선이 실질적으로 상호 수직의 위치 관계인 것을 특징으로 하는 메모리 셀 어레이이다.
본원의 제11 형태는 상기 제1 내지 제10 형태 중 어느 하나에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 제1 내지 제10 형태 중 어느 하나에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 상기 메모리 셀 어레이의 소자 분리 영역의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 반도체 기억 소자의 기입 트랜지스터 또는 판독 트랜지 스터의 게이트 전극을 접속하는 워드선의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 반도체 기억 소자의 복수의 기입 트랜지스터가 상호 게이트 전극과 동 재료의 배선을 통해 접속되어 있는 구조를 갖고, 상기 상호 병행으로 배열한 장방형의 소자 분리 영역과 상기 상호 병행으로 배열한 워드선이 실질적으로 상호 수직의 위치 관계이고, 상기 복수의 기입 트랜지스터를 접속하는 배선이 상기 상호 병행으로 배열한 장방형으로 소자 분리 영역과 상호 병행의 위치 관계이고, 또한, 상기 복수의 기입 트랜지스터를 접속하는 배선이 상기상호 병행으로 배열한 장방형의 소자 분리 영역 상에 있는 것을 특징으로 하는 메모리 셀 어레이이다.
본원의 제12 형태는 상기 제1 내지 제10 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 제1 내지 제10 중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 상기 메모리 셀 어레이의 소자 분리 영역의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 반도체 기억 소자의 기입 트랜지스터 또는 판독 트랜지스터의 게이트 전극을 접속하는 워드선의 레이아웃이 실질적으로 상호 병행으로 배열한 장방형의 형상을 이루고, 상기 반도체 기억 소자의 각 판독 트랜지스터는 인접하는 1셀과만 드레인 영역의 확산층을 공유하는 구조를 갖고, 상기 복수의 판독 트랜지스터의 소스선은 확산층 배선 또는 금속 배선에 의해서 3 셀 이상이 상호 접속되고, 상기 상호 병행으로 배열한 장방형의 소자 분리 영역과 상기 상호 병행으로 배열한 장방형의 확산층이 실질적으로 병행이고, 또한, 상기 상호 병행으로 배열한 장방형의 소자 분리 영역과 상기 상호 병행으로 배열한 워드선이 실질적으로 상호 수직의 위치 관계인 것을 특징으로 하는 메모리 셀 어레이이다.
본원의 제14 형태는 상기 제1 내지 제13 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 1 내지 상기 13 중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 1셀에 2 비트 이상의 정보를 기억하는 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제15 형태는 상기 1 내지 상기 14 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 1 내지 상기 14 중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 단위 판독 데이터선에 대하여 2 비트이상의 기억을 가능하게 하는 레지스터가 접속되어 있는 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제16 형태는 상기 제1 내지 제15 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 1 내지 상기 15중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 단위 기입 데이터선에 대하여 2 비트 이상의 기억을 가능하게 하는 레지스터가 접속되어 있는 것을 특징으로 하는 반도체 기억 소자 또는 반도체 장치이다.
본원의 제17 형태는 상기 제1 내지 제16 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 제1 내지 제16 중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 제1 판 독 동작 스텝과 상기 제1 판독 동작 스텝과 동일 워드선, 판독 데이터선을 구동하여 행하는 제2 판독 스텝을 갖고, 상기 제1 판독 동작의 판독 결과에 따라서 제2 판독 동작의 워드선 전압을 변경하는 것을 특징으로 하는 반도체 장치의 제어 방법이다.
본원의 제18 형태는 상기 제1 내지 제17 중 어느 하나의 형태에 기재의 반도체 기억 소자를 행렬형으로 배열한 메모리 셀 어레이 또는 상기 제1 내지 제17 중 어느 하나의 형태에 기재의 반도체 장치 내의 메모리 셀 어레이에 있어서, 제1 판독 동작 스텝과 상기 제1 판독 동작 스텝과 동일 워드선, 판독 데이터선을 구동하여 행하는 제2 판독 스텝을 갖고, 제1 판독 동작 스텝에 있어서의 판독 결과와 제2 판독 스텝에 있어서의 판독 결과의 조합에 따라서 기입 데이터선의 전위 설정을 행하는 수단을 갖는 것을 특징으로 하는 반도체 장치의 제어 방법이다.
계속해서, 본원 발명의 여러가지 실시예를 구체적으로 설명한다.
(실시예1)
본 예는 반도체 기판에 본원 발명이 관계되는 반도체 기억 장치가 형성된 예이다. 도 1은 본 실시예에 의한 소자의 구조 및 등가 회로를 도시한다. 도 1의 (a)는 단면도, 도 1의 (b)는 상면도이고, 도 1의 (c)가 등가 회로도이다.
또한, 보기쉬움을 위해, 도 1의 (b)에서는 어떤 영역의 윤곽이 중첩되는 부분을 일부 변이하여 기술하고 있다. 또한, 도 1의 (a)에서 (c)의 각 도면의 소자부는 좌우 각각 대응시켜 도시되어 있다. 또한, 상기 상면도는 해당 반도체 장치의 주요 부분의 배치 관계를 나타내는 것으로, 각 적층의 상태를 정확하게 도시하 는 상면도가 아니다. 이하, 등가 회로도와의 대응을 도시하면서 설명한다.
본예의 구조는 기본적으로는 정보를 기입하는 트랜지스터(통칭, 기입용 트랜지스터라 함)(M2)와 기입된 정보를 판독하는 트랜지스터(통칭, 판독용 트랜지스터라 함)(M1)를 일체화시킨 구조이다. 즉, 이 예는 박막 FET을 이용한 소위 게인 셀의 구성이다.
기입용 트랜지스터 (M2)는 박막 실리콘 채널의 FET(Field Effec tTransistor) 구조이다. 이 FET의 채널(3)은 불순물 농도가 낮고, 실질적으로 진성이지만, 그 양단(1), (2)은 n형의 불순물이 도입된 다결정 실리콘과 W(텅스텐) 의 적층 구조에 접속되어 있다. 그 일단(1)은 채널(3) 이외에 전기 전도 경로가 존재하지 않고, 전하 축적부의 역할을 완수한다. 이 단부(1)의 부분은 등가 회로도, 도 1의 (c)의 (1c)의 부위에 대응한다. 다른쪽, 타단(2)은 기입용의 데이터선(34)에 접속되어 있다. 이 타단(2)의 부분은 상기 등가 회로도의 (2c)의 부위에 대응한다. 또한, 전기의 폴리실리콘층과 텅스텐(W)층의 적층체 자체는 반도체 분야에서 통례 이용되고 있는 것이다. 이 적층체의 본원 발명에의 적용에 있어서, 텅스텐층이 채널에 접하는 것처럼 적층하는 것이 바람직하다. 이 경우의 텅스텐층에 의한 저저항화의 효과가 유용하다.
기입용 데이터선에 접속된 부분(2)은 소자 분리 영역(10)의 상부에 있다. 여기서 채널(3)의 막 두께의 예는 6 ㎚이다. 채널(3)상에는 SiO2로 이루어지는 두께 7 ㎚의 게이트 절연막(4)을 사이에 두고, p형의 다결정 실리콘과 W의 적층 구조 로 이루어지는 게이트 전극(5)이 설치되어 있다. 또한, 절연층(4)은 당초 형성한 SiO2와 그 후 이의 상부에 형성된 SiO2가 일체화하고 있다. 도면에 점선으로 도시한 것은 이 두개의 층을 예시하는 것이다. 이하의 마찬가지의 도면에서는 대강 간략화를 위해, 일체화한 절연층만으로 도시하였다.
도 1의 (b)의 상면도에서는 소스 또는 드레인에 상당하는 영역(1) 및 (2), 및 채널(3)의 영역을 명시하였다.
또한, 판독 트랜지스터(M1)에서는 상기 전하 축적부(1)를 통상의 MOS 트랜지스터의 게이트와 같이 이용하여, 자기 정합적으로 n형 불순물에 의한 소스(7), 드레인(6)이 설치되어 있다. 판독 트랜지스터(M1)의 소스(7)는 소스선을 통해 접지되어 있다(이 접지되는 부위는 상기 등가 회로도의 (7c)에 상당한다). 상기 부위(7)를 드레인으로서 일을 시키는 동작이 가능하지만, 상술한 바와 같이 소스로서 이용한 쪽이 보존이 안정적으로 바람직하다.
또한, 판독 트랜지스터(M1)의 드레인(6)은 판독 데이터선(33)에 접속되어 있다. 이 데이터선(33)에 접속되는 부위는 상기 등가 회로도의 (6c)에 상당한다. 전하 축적부(4)와 실리콘 기판(8) 사이의 절연막(9)은 두께 6 ㎚이고, 표면을 질화 처리한 Si02막이다. 이 판독 트랜지스터(M1)의 게이트 전극(5)은 기입 트랜지스터(M2)의 게이트 전극과 공통이다. 이 게이트 전극은 상기 등가 회로도의 (5c)에 상당한다. 또한, 여기서는 판독 트랜지스터(M1)에 n 채널 트랜지스터를 이용하였지만, p채널 트랜지스터를 이용하여도 상관없다. 이 경우, 전하 축적 시의 임계 전압 시프트나 인가 전압의 부호, 대소 관계가 변화하는 것으로 되지만, 본질적으로는 n 채널의 경우와 다름이 없다. 설명의 간단화를 위해, 본 실시예 및 이하의 실시예에서는 판독 트랜지스터를 n 채널 트랜지스터로 하지만, p 채널 트랜지스터를 이용하여도 좋다.
다음에, 본 실시예의 동작을 설명한다. (1)기입 트랜지스터(M2)의 게이트 전극이 p형인 것, (2)기입 트랜지스터의 채널 막 두께가 얇은 것, (3) 판독 트랜지스터(M1)의 채널 불순물을 조정하는 것을 조합해서 고려하여, 기입 트랜지스터 (M2)의 임계 전압은 판독 트랜지스터(M1)의 임계 전압보다도 높게 설정되어 있다. 판독 트랜지스터(M1)의 임계 전압은 전하 축적 영역 내의 축적 전하량에 의해서 변하는 것이다. 따라서, 보다 상세하게는, 이용하는 기억 상태 중, 두번째로 높은 임계 전압보다도 기입 트랜지스터의 임계 전압을 높게 설정한다. 이것은 단순한 셀당 1bit 기억의 경우, 기억 상태중의 낮은 임계 전압 상태보다도 높은 임계 전압이라는 의미이다.
게이트 전극(5, 5c)에 전압 VWW를 인가하면, 기입 트랜지스터(M2)가 도통 상태로 되어, 해당 기입 트랜지스터의 채널(3)을 전류가 흐르는 것이 가능해진다. 이 때, 미리 설정하여 놓은 기입 데이터선의 전위에 따라서, 전하 축적부(4)에는 다른 전하량이 축적된다.
본 실시예에서는 기입 데이터선(34)과 판독 데이터선(33)을 공유화하지 않고, 독립적으로 구동한다. 기입의 게이트 전극(5, 5c) 전압 VW 인가시에는 판독 트랜지스터(M1)는 도통 상태로 되기 때문에, 기입과 판독에서 데이터선을 공유화한 경우 판독 트랜지스터에 전류가 흐른다. 그러나, 본 실시예에서는 판독 데이터선을 오픈 혹은 소스단과 동전위로 하는 것으로, 이 전류를 작게 할 수 있다. 따라서, 해당 트랜지스터의 소비 전력을 억제하는 것이 가능하다.
또한, 데이터선을 공유화할 때에는 판독 트랜지스터(M1)가 도통 상태로 됨으로써, 기입 데이터선의 설정 전위가 판독 트랜지스터(M1)의 드레인단(6, 6c) 전위로 된다. 이 때문에, 판독 트랜지스터의 채널 전위도 이것에 근접한다. 이 결과, 기입 데이터선에 기입 데이터에 대응한 다른 전압을 설정한 경우, 데이터선을 독립적으로 구동하고, 기입 데이터선 전위를 거의 소스단 전위에 고정한 경우 쪽이 전하 축적부(4)와 판독 트랜지스터 채널 사이의 전위차가 커지기 때문에, 기입 정보에 의한 축적 전하량 변화도 크게 잡을 수 있다. 이 결과, 판독 동시의 신호량 변화도 커져, 보다 안정된 정보 기억이 가능하게 된다.
기입 데이터선의 전위의 설정은 정보 「0」, 「1」에 따른 2개의 값을 사용하는 것이 가장 마진이 크지만, 그 이상의 예를 들면, 4개의 데이터선의 전압 설정에 의해서 2 비트의 기억을 행하더라도 좋고, 기억 용량당의 비용의 저감을 도모할 수 있다.
또한, 본 실시예에서는 기입용 트랜지스터와 판독용 트랜지스터에 있어서, 워드선이 공통이지만, 이것을 별도로 설치하더라도 좋다. 공통의 경우와 비교하여, 배선이 증가하는 만큼 면적이 증대하지만, 판독 동작 시에 있어서 기입 트랜지스터의 워드선 전위를 고정하는 것이 가능해진다. 따라서, 보다 안정된 동작이 가능하고, 판독 직후에 재기록을 행하지 않더라도 좋다고 하는 특징이 있다. 동시 에, 기입 동작도 판독 트랜지스터를 오프 상태로 유지한 채로 행하는 것이 가능해지기 때문에, 소비 전력을 저감할 수 있다.
판독에 있어서는 게이트 전극(5)에 플러스의 전압을 인가하는 것이지만, 이 펄스의 전압 VWR은 VWW보다도 작고, 기입 트랜지스터의 채널(3)에는 거의 전류가 흐르지 않기 때문에, 판독 펄스폭에 대하여 십분 긴 시간 정보를 유지하고 있다.
한편, 판독 트랜지스터는 축적 전하량의 대소에 따라서 임계 전압이 변화하고, 판독 전압 인가 시의 콘덕턴스가 다르다. 이것을 감지하여 정보를 판독한다. 축적 전하를 그대로 데이터선에 흘려, 그 전위 변화를 감지하는 DRAM과 비교하여, 축적 전하량이 임계 전압 변화로 되어, 판독 트랜지스터에 의해서 증폭한 형으로 메모리 셀의 밖으로 추출된다. 이 때문에, 본원 발명에서는 축적 전하량을 작게 하는 것이 가능하다. 여기서, 판독 트랜지스터의 소스(7)를 기입 트랜지스터의 아래로 하여 전위를 고정하여 이용하고, 타단을 드레인(6)으로 하여, 판독 프리차지에 사용하는 것으로 기입 트랜지스터의 채널(3)의 전위 변화를 억제하여 축적 전하의 안정 유지를 실현하고 있다.
이 후, 판독 동작 중에 기입용 트랜지스터를 흐른 약간의 전류에 의한 축적 전하량 변화를 보상하기 위해서, 판독 정보에 따라서, 재차 기입을 행한다. 유지 동작에 있어서는 게이트 전극(5)의 전압을, 판독 전압 VWR보다도 작은 전압 VW0으로 한다. 기입 트랜지스터가 비도통 상태로 되지만, 이 때의 소스(1) 드레인(2) 사이의 누설 전류는 채널(3)이 얇고, 완전히 공핍화하기 때문에, 통상의 M0S 트랜지스터보다도 작다. 또한, 벌크 실리콘 기판을 이용한 경우, PN 접합의 누설 전류 는 기판에 흐르지만, 본 구조에서는 이 기판에 대응하는 누설 패스가 존재하지 않기 때문에 역시 누설 전류가 작다.
다음에, 본 실시예의 반도체 장치의 제조 공정을 설명한다. 도 2로 내지 도 6에는 본 실시예의 소자 구조를 행렬형으로 배열하여 제조하는 공정 및 레이아웃을 도시한다. 도 2, 도 5, 도 6에 있어서, 좌측이 단면도, 우측이 상면도이다. 좌우의 도면에서는 우측도의 A-A` 단면이 좌도에 대응한다. 또한, 상기 상면도는 번잡함을 피하기 위해서, 해당 공정에서의 주요 부위의 배치만을 도시하는 것으로, 정확한 상면도에는 상당하지 않는다. 또한, 각 단면도는 반도체 장치의 활성 영역을 형성하는 반도체층보다 상부의 구성을 예시한다. 이 반도체층은 반도체 기판 또는 S0I 기판 상에 배치되지만, 각 도면에서 이 기판 부분은 도면의 간략화를 위해, 생략되어 있다. 또한, 이하의 공정에 관계되는 도 3의 (b), 도 4, 도 5 및 도 6에서는 기판 내의 불순물 영역은 생략되어 있다. 이 영역은 기본적으로 도 3의 (a)를 참작하여 십분 이해할 수 있을 것이다.
우선, p형 실리콘 기판에, 불순물 이온 주입 및 어닐링을 행하여, n 웰, p 웰의 통례의 3중 웰 구조를 제작한다. 또한, 도 2(b)의 상면도에 도시하는 마스크 패턴(11)을 이용하여, 절연체로 매립된 통례의 소자 분리용의 홈(12)을 작제한다. 즉, 상기 마스크 패턴(11) 사이의 영역에 소자 분리용의 홈(12)이 형성되는 것으로 된다. 또한, 다수의 소자를 형성하는 경우, 이 마스크 패턴(11)이 다수개, 배열되는 것으로 된다.
상기 기판 표면의 희생 산화후, 레지스트를 마스크에 임계 전압 조정용의 불 순물 주입을 행한다. 세정후 실리콘 표면을 산화하여 5 ㎚ 두께의 주변 회로용 게이트 절연막을 형성한다. 다음에, 로직 회로를 향한 트랜지스터 부분이 개구하는 레지스트 패턴을, 마스크 영역으로 하여, SiO22의 에칭을 행한다.
그리고, 상기 레지스트막을 제거한 후, 실리콘 표면을 3 ㎚의 두께로 산화하여 로직 회로용의 게이트 절연막을 형성한다. 해당 게이트 절연막의 표면을 질화하여 게이트 절연막의 유전율을 올린 후, 게이트 전극용 다결정 실리콘을 피착하고, 레지스트를 마스크에 다결정 실리콘 중에 불순물을 주입한다. 또한, W막과 Si02막을 피착하고, 도 2의 (b)에 도시한 바와 같이, 레지스트 패턴(13)을 마스크에 게이트 전극(14)을 형성한다. 이 때, 메모리 셀 내의 반복 패턴에서는 게이트 전극 사이의 거리를 거의 등간격으로 하는 것에 의해, 위상 시프트 노광과 같은 초해상 기술을 사용하는 것을 가능하게 하고 있다.
여기서, 레지스트 패턴과 게이트 전극을 마스크에 저에너지의 불순물 주입을 행하여 얕은 확산층(16)을 형성한다. 도 3의 (a)에, 반도체 기판(8) 내의 얕은 확산층(16)이 도시된다. 이 후, SiO2 또는 Si3N4를 피착하고, 이방성의 드라이 에칭에 의해서, 게이트 전극(14) 측면에 사이드 월(15)을 형성한다. 재차, 레지스트 패턴과 사이드 월이 설치된 게이트 전극 영역을 마스크 영역에, 불순물 주입을 행하여 확산층(17)을 형성한다. 이 상태가 도 3의 (a)에 도시된다.
이 불순물 주입의 전후에, 비스듬히 확산층과는 다른 극성의 불순물 주입을 행하여, 게이트 전극(14) 끝의 웰 농도를 올려 단채널 효과를 억제하는 공정을 행 하더라도 좋다. 여기서, 확산층 저항의 저감을 위해, 실리사이드화 프로세스를 행한다. 예를 들면, 탄탈실리사이드나 코발트실리사이드를 형성한다.
계속해서, SiO2막(300)을 피착하고, CMP(chemical mechanical polishing, 화학적 기계 연마)를 행하여, 게이트 전극(14)의 상단이 노출하도록 평탄화한다(도 3의 (b)). 도 3의 (b)에서는 CMP의 후에 남겨진 SiO2막(300)만이 도시되어 있다. 또한, 도 3의 (c)는 이 때의 주요 부분의 평면 패턴을 도시하는 것이다.
이렇게 해서 준비한 반도체 기체를 세정 후, 해당 반도체 기체 상에 두께 8 ㎚의 비정질 실리콘막(18), 두께 5 ㎚의 SiO2막(19)을 피착한다. 도 4의 (a)에 도시되는 레지스트 패턴(20) 영역을 마스크에, SiO2막(19) 및 비정질 실리콘막(18)의 드라이 에칭을 행한다(도 4의 (b)). 레지스트 패턴(20)의 평면은 도 5의 (b)에 도시되는 마스크 패턴(23)을 이용하여 형성된다.
이 후, SiO2막(25)을 피착하고, 또한, p형의 다결정실리콘, W, SiO2막(27)을 피착한다. 레지스트 패턴(23)을 마스크에 드라이 에칭을 행하는 것에 의해 워드선(26)을 형성한다(도 5의 (b)). 상기 p형의 다결정 실리콘, W의 적층체가 워드선(26)을 구성한다. p형의 다결정 실리콘을 이용하는 것은 기입 트랜지스터의 임계치를 플러스로 하기 위함이다. 이 워드선(26)은 판독 트랜지스터의 게이트 전극과 기입 트랜지스터의 게이트 전극을 겸하고 있다. 이 워드선 상의 SiO2막(27)은 기입 트랜지스터의 게이트 절연막(25)보다도 십분 두껍게 하여 둔다.
또한, 도6의 (b)에 도시한 바와 같은 구멍 패턴(28)의 레지스트를, 마스크 영역에 SiO2막의 드라이 에칭을 행한다. 이 때, 워드선(26)과 중첩되고 있지 않은 부분(29)의 SiO2막의 에칭이 진행하여 게이트 전극(14)이 노출한 시점에서도, 워드선 상의 SiO2막(27)은 남아 있다. 이 후, 게이트 전극(14) 부분을 에칭하지만, 워드선 상의 SiO2막(27)과 게이트 전극(14) 사이의 선택비를 충분히 취하는 것이 가능하다. 워드선(26)과 중첩되고 있지 않은 부분의 단면도를 도 6의 (c)에 도시한다. 이 결과, 게이트 전극(14) 중 워드선과 겹쳐 있지 않은 부분(29), (32) 만이 에칭되어 있지 않게 되어, 기입 트랜지스터의 채널(21) 이외에 전하의 유출 경로가 없는 전하 축적 영역(30)이 형성된다. 이웃의 게이트 전극(31)은 이러한 절단이 행해지지 않기 때문에, 지면 세로 방향으로 도통하고 있다. 이것이 기입 트랜지스터의 데이터선으로 된다. 이러한 자기 정합 가공 때문에, 기입 트랜지스터의 채널(21) 및 전하 축적 영역(30) 폭은 워드선(26) 폭과 실질적으로 같다. 이 후, 원하는 배선 공정을 행한다.
본예의 방법에서는 이와 같이 자기 정합적인 가공을 많이 이용하므로, 워드선은 최소 피치로 배열하는 것이 가능하다. 즉, 이용하는 테크놀로지의 특징적인 사이즈를 F로 나타내면, 2F 피치로 된다. 이 사이즈 F는 라인 폭을 F, 스페이스 폭을 F, 즉 라인·앤드·스페이스를 2F로 형성하는 경우의 사이즈를 뜻하고 있다.
또한, 데이터선에 대해서는 기입 데이터선과 전하 축적 부분의 형성를 위해, 두줄 일조로 되므로, 거의 4F 피치로 된다. 여기서, 소자 분리 영역에 대한 기입 데이터선의 정합 여유를 크게 취하거나, 판독 데이터선 폭을 넓게 하여 저저항화를 도모하는 경우에는 더욱 크게 된다. 결국 단위 메모리 셀의 면적은 8F22에서 12F2 정도로 되어, 평면적으로 트랜지스터가 배열한 구조임에도 불구하고 소 면적에서 구성 가능하다.
도 7에는 본 기억 소자를 기본으로 하는 메모리 셀 어레이의 등가 회로도를 도시한다. 표1에는 각 동작 시의 설정 전압을 도시한다. 본 예는 매트릭스로 배치한 4개의 메모리 셀의 부분을 예시하고 있다. 그 3개에 관해서, MC1, MC2, 및 MC3으로 도시하였다. 그들은 기입 데이터선(DW1, DW2), 판독 데이터선(DR1, DR2), 소스선(SL1, SL2)을 공유화한 열과 기입 판독 공통의 워드선(WL1, WL2)을 공유화한 행으로, 행렬을 형성한다.
기 입 판 독 유지
데이터 세트 기 입 프리차지 판독
선 택 기입 데이터선1 (DW1) VD1 "1" VD0 "0" VD1 "1" VD0 "0" VDR VDR VDR
판독 데이터선1 (DR1) - open VPC ∼VPC VPC-Δ 0
소스선1 (SL1) 0 0 0 0 0
워드선1 (WL1) VW0 VWW VW0 VWR VW0
비 선 택 워드선2 (WL2) VW0 VW1 VW0 VW0 VW0
상기 소자에 의거하여, 어레이에서의 전압 설정표를 표1에 도시한다. 기입 동작에 있어서는 셀 MC1과 셀 MC2와 같이, 동일 워드선으로 구동되는 셀을 동시에 기입한다. 우선, 데이터· 세트·스텝에서는 워드선(WL1)의 전압은 기입 트랜지스터가 비도통의 상태이도록 설정한 채로(예를 들면, VWO=-1 V), 기입 데이터선(DR1) 전압을 기입 정보 「1」 또는 「0」에 따라서, VD1, VD0의 어느 하나로 설정한다. 여기서, 판독 트랜지스터를 n형으로 하여, VD1<VD0으로 한다. 예를 들면, VD1=0 V, VD0=2 V로 한다. 이 후, 워드선(WL1)에 기입 전압 VWW(예를 들면, 3 V)의 높이의 기입 펄스를 가하여 기입 트랜지스터를 도통시킨다. 이 때, 기입 트랜지스터를 비포화 영역 동작시킴으로써, 전하 축적 영역이 기입 데이터선(DR1) 전압과 거의 같은 전위가 될 때까지 전류가 흐른다. 기입 펄스 인가 후에, 전하 축적 영역에 축적되는 전하는 데이터선 설정이 높은 (VD0)쪽이 부호를 포함시킨 의미에서 크고, 따라서, 판독 트랜지스터의 임계 전압은 낮게 된다. 이 결과, 판독 동작에 있어서 판독 데이터선을 프리차지 전압 VPC(예를 들면, 1V)에 설정한 후, 워드선에 기입 전압 VWR을 인가했을 때에는 판독 트랜지스터를 흐르는 전류가 보다 커져, 판독 데이터선의 프리차지 전위에서 급속히 판독 트랜지스터 소스측 전위(OV)로 근접한다.
다른 한편, 고 임계 전압 상태에서는 판독 트랜지스터를 흐르는 전류가 작고, 거의 프리차지 전위대로 멈추게 되어, 이 차를 감지 증폭기를 이용하여 검출함으로써 선택 셀의 정보의 판독이 가능하다. 또한, 플러스의 프리차지 전압 VPC를 이용한 경우, 기입 데이터선 전위를 높게(이 경우, VD0) 설정한 쪽이 판독 데이터선의 전위로서는 낮게 된다. 따라서, 판독한 정보의 재기록에서는 판독한 결과의 전압의 고저를 반전시켜 기입 데이터선에 로드할 필요가 있다. 따라서, 판독 데이터선으로부터 인버터를 통해 판독 데이터선에 접속되는 데이터 패스를 준비하였다. 또한, 기입 시의 비선택 셀의 워드선 전압 VW1은 유지 시의 전압 VWO과 동일하게 하여도 좋지만, 선택 셀의 인접 워드선에 대해서는 보다 낮은 전압 (VW1<VWO)에 설정하면, 용량 결합에 의한 비선택 워드선 전위 상승에 기인하는 전하 소실을 막을 수 있다.
(실시예2)
도 8은 본 발명의 제2 실시예를 도시한다. 도 8의 (a)는 본 실시예에 의한 소자의 단면 구조도, 도8의 (b)는 상면도를 도시한다.
실시예 1과 기본적으로 마찬가지의 구성이지만, SOI(silicon on insulator) 기판을 이용하는 것이 다르다. 이것에 따라, 판독 트랜지스터의 게이트 전극 구조, 형성 방법, 기입 트랜지스터의 채널 막 두께가 다르다. 본 구조에서는 보다 로직 프로세스와의 공통 공정이 많아져, 메모리를 형성하기 위한 추가 공정수가 적다고 하는 특징이 있다. 또한, 실시예1과 비교하여 기입 트랜지스터의 누설 전류가 보다 작고, 기억 유지 특성이 우수하다고 하는 특징을 갖는다.
도 8에 있어서, (400)은 반도체 기판, (48)은 절연막이다. 이렇게 해서, SOI 기판이 제공된다. 이것의 상부에 반도체 장치의 활성 영역이 구성된다. (41) 및 (42)는 소자 분리 영역, (43)은 반도체 영역, (44, 45)는 깊은 확산층, (47)은 얕은 확산층 영역, (40)은 절연막(한쪽 FET의 게이트 절연막으로도 됨), (35), (36) 및 (38)은 드레인, 소스 영역으로 되는 영역, (37)은 채널 영역, (300)은 절연막, (39)는 절연막, (46)은 도체층이다. 여기서, 소스, 드레인으로 되는 영역은 금속층과 폴리실리콘층의 적층체, 예를 들면, 텅스텐층과 폴리실리콘층의 적층체를 이용하는 것이 바람직하다. 또한, 상기 금속층은 상기 채널층에 접하는 측에 배치되는 것이 바람직하다. 또한, 도면에서는 이 적층의 상세는 생략되어 있다. 이 적층체는 다른 실시예에 있어서도 마찬가지인 것은 물론이다.
제작 프로세스를, 실시예1과의 차이를 중심으로 설명한다. 도 9에서 도 12까지는 일련의 제조 공정을 나타낸다. 또한, 이들 여러가지 도면에 있어서, 각부의 참조 부호가 생략되어 있는 곳은 이들 많은 도면의 기하학적 형상이 동일한 부분이라고 생각하는 것으로 한다.
통례의 SOI 기판과 같이, SOI용의 기판이 갖는 매립 절연막(48) 상에, 소정의 반도체층이 형성되어 있고, 이하의 도면에서는 이 반도체층보다 상부의 구성에 관해서 설명한다. 따라서, 절연성 기판의 영역은 대강 도면보다 생략되어 있다. SOI 기판과 이것에 탑재되는 부위의 관계는 도 8에 도시된다.
상기 SOI 기판(400)의 매립 절연막(48) 상에 설치된 실리콘층(43)에, 소자 분리 영역(41), (42)을 형성한다. 이 후, 게이트 절연막(50)을 형성하고, 또한, Si3N4 재료로 이루어지는 더미의 게이트 전극 형상의 부재(49)를 형성한다. 이 더미 게이트 부재(49)를 마스크에 엑스텐션 영역(47) 형성용의 인프라를 행하고, 이 후, 측벽(51) 형성후에, 확산층 형성용의 인프라를 행함으로써, 소스(45), 드레인(44)을 형성한다. 이 상태가 도 8의 (a)의 단면도에 도시된다. 상기 측벽의 형성은 실시예1의 경우와 마찬가지이다. 도 8의 (b)는 도 1의 (b)에 상당한다.
이렇게 해서 준비한 반도체 기체상에, 절연막(310)을 피착후, 더미 게이트(49) 상면이 노출하도록 CMP를 행한다(도 9의 (b)).
도 10의 (a)는 도 9의 (b)와 동일 상태를 보이고 있다. 동도에서는 좌측에 메모리 셀 및 주변 회로 부분의, 우측에 로직 부분의 단면도를 아울러 나타낸다. 본 실시예의 반도체 장치의 제조에 관하여, 이하의 공정이 관계되는 도 10, 도 11, 및 도 12에서는 기판 내의 불순물 영역은 생략되어 있다. 이 영역은 기본적으로 도 9의 (a)를 참작하여 십분 이해할 수 있을 것이다.
본예와 같이, 로직 회로부와 메모리 회로부를 동일 기판에 탑재하는 경우, 고속성을 추구하는 로직 부분과 저누설을 도모하는 메모리 셀 및 일정한 내압이 요구되는 주변 회로 부분에서는 게이트 절연막 두께가 다르다. 이 때문에, 도 10, 도 11, 도 12에서는 동일 반도체 장치에 관해서, 좌측에 메모리 셀 및 주변 회로부분의, 우측에 로직 부분의 단면도를 각각 도시한다. 또한, 도 13, 도 14, 도 15에는 상면도를 도시하지만, 역시, 동일 반도체 장치에 관해서, 좌측에 메모리 셀 및 주변 회로부분을, 우측에 로직 부분을 도시한다. 또한, 확산층에 콘택트를 취하는 방법을 설명하기 위해, 도 16 내지 도 18에 세로로 배열한 4 셀의 상면도, 도 19에는 이것에 대응하는 등가 회로도를 도시한다.
그런데, 일단 형성한 더미 게이트 부재(49)를 제거하고(도 10의 (b)), 로직 부분에 레지스트(55)를 형성를 형성한다. 이 포토레지스트를 마스크 영역으로 하여, 메모리 셀 판독 트랜지스터 및 주변 회로용 트랜지스터 부분의 더미의 게이트 절연막(50)을 제거한다(도 10의 (c)). 이 때, 메모리 셀의 기억 노드로 되는 부분이나 주변 MOS의 게이트로 되는 부분(53)의 홈에서는 기판(53)이 나타나지만, 후에 기입 데이터선이 형성되는 부분(54)은 소자 분리 영역이 나타난다.
다시, 주변 회로용 게이트 절연막(57)을 형성한 후, 주변 회로용 등의 영역에 레지스트를 형성한다. 이 형성한 레지스트(56)를 마스크 영역으로 하여, 이번은 로직용 트랜지스터 부분(58)의 더미의 게이트 절연막을 제거한다(도 11의 (a)).
다시, 로직 트랜지스터용 게이트 절연막(59)을 형성하고(도 11의 (b)), 계속해서, 이렇게 준비한 반도체 기체에, 금속의 게이트 재료(60), 예를 들면, W를 피착한다(도 11의 (c)). 또한, CMP로 금속을 깎는 것으로 더미 게이트 부재가 있는 홈의 부분에 금속의 게이트 전극이 형성되게 된다(도 12의 (a)). 이 때, 메모리 셀의 기입 데이터선(70), 로직 및 주변 회로 트랜지스터의 게이트 전극(72)이 동시에 형성된다. 도 13의 (a)는 이 때의 상면의 패턴을 도시한다. 예를 들면, 데이터선(70), 그 좌측에 게이트 전극의 평면 패턴이 도시된다. 도 13의 (a)의 C-C' 단면이 도 12의 (a), 도 13의 (b)의 D-D' 단면이 도 12의 (b)에 상당한다.
또한, 도 16은 판독 트랜지스터의 소스 영역의 확산층 배선(73)을 위한 콘택트 홀을 설치하는 영역(74), 판독 트랜지스터의 드레인 영역의 확산층 배선(71)을 위한 콘택트 홀을 설치하는 영역(72)을 도시하는 평면도이다. 또한, 게이트 전극층을 이용한 기입 데이터선(76), 인접 열의 기입 데이터선(77)과 평행한 선(75)이 있지만, 이것이 후에 가공되어 전하 축적 영역으로 된다.
이 후, 기입 트랜지스터의 채널 형성을 위해, 두께 3 ㎚ 정도의 매우 얇은 비정질 실리콘(a-Si)막을 피착하고, 또한, 두께 1O ㎚의 SiO2막을 피착한다. 그리고, 도 12의 (b)에 도시된 바와 같이, 이들 SiO2막(262), a-Si막(61)을, 레지스트 패턴을 마스크(65)에 에칭을 행한다. 이 때의 레지스트 패턴(65)의 평면도를 도 13의 (b)에 예시한다.
이때, 로직부나 주변 회로 부분은 레지스트가 없는 마스크 패턴으로 하고, 박막을 에칭으로 제거하고 있다. 본 실시예에서는 실시예1과 마찬가지 효과에 의해, 누설 전류가 낮게 억제되는 것에 더하여, 막 두께 방향의 양자역학적인 컨파인먼트 에너지에 기인하여 막내의 포텐셜이 높아져, 더욱 누설 전류가 작아진다. 또 한, 막이 얇은 영역에서는 약간의 막 두께의 변화라도 큰 포텐셜 변화가 있기 때문에, 막내의 포텐셜 분포는 한결같지 않고 랜덤하게 변화한다. 이 때문에, 비도통 상태에서 막내에 저포텐셜 부분이 복수 있더라도 고포텐셜의 영역에서 분단되는 것으로 되고, 또한 다결정막의 입계도 포텐셜 장벽으로서 기능하기 때문에 역시 누설이 저감되는 특징도 있다.
이 후, 기입 트랜지스터의 게이트 절연막을 형성하고, 또한 레지스트를 마스크에 로직부나 주변 트랜지스터의 확산층, 게이트에의 콘택트홀이나 메모리 셀의 판독 트랜지스터의 확산층, 기입 데이터선, 판독 데이터선, 소스선에의 콘택트홀(66)을 설치한다. 이 콘택트홀(66), 소자 분리 영역(41, 42) 및 콘택트홀을 설치하는 영역(72)의 배치의 예를 도 14의 (a)에 도시한다.
이 레지스트 제거후, 콘택트홀 내를 포함하는 전면에 금속 재료(64)를 피착하고, 그 위에 절연막(64a)을 형성한다. 레지스트 패턴을 마스크에 절연막(64a), 금속(64)을 가공하여, 메모리 셀 어레이에서의 워드선(67a) 형성과 동시에, 로직부, 주변 회로의 배선(67b)을 형성한다. 메모리 셀 어레이의 소스선 배선도 이 층에서 행한다(도 12의 (c)). 이때의 각 패턴의 평면 배치가 도 14의 (b)에 도시된다.
이후, 도 15의 (a)에 도시하는 구멍 패턴(68)을 위한 포토레지스트와 메모리 셀의 워드선(67a)을 마스크 영역으로 하여 에칭을 행하여, 전하 축적부(69) 및 기입 트랜지스터의 채널(161)을 형성한다. 도 15의 (b)에서는 워드선(67a)과 아래의 채널, 전하 축적 영역이 자기 정합 가공으로 패턴이 중첩되기 때문에, 워드선(67a) 을 점선으로 보이고 있다. 또한, 이 때, 로직부, 주변 회로 부분은 레지스트로 덮어 놓기 때문에 에칭되지 않는다.
도 17은 해당 반도체 장치의 일층째의 배선층에서의 평면도이다. 도 17에는 이 때의 판독용 트랜지스터의 소스 영역 확산층 배선(73)을 위한 콘택트(83), 판독용 트랜지스터의 드레인 영역 확산층 배선(71)을 위한 콘택트(81)를 도시한다. 기입 데이터선(76)에의 콘택트(80)와 인접 열의 기입 데이터선(77)에의 콘택트(81)의 위치가 기입 데이터선 방향으로 어긋나고 있지만, 이 때문에 열 방향의 피치를 작게 잡는 것이 가능하다. 또한, 워드선과 평행하게 소스선(78)을 설치하여, 다른 열 사이를 접속하고 있다.
또한, 전하 축적 영역 형성를 위해 분리된 부분(79)은 이 부분(79)의 불순물 농도를 십분 높게 함으로써 판독 트랜지스터의 소스 영역 확산층 배선(73)과 판독 트랜지스터의 드레인 영역 확산층 배선(71) 사이의 누설을 십분 작게 하고 있다. 필요에 따라서, 이 단계에서 불순물 이온 주입을 행하여, 분리 부분(79)의 임계 전압을 올리더라도 좋다.
이 후, 절연막을 피착하여, 평탄화를 행한다. 이 절연막은 본 반도체 장치의 일층째의 배선층과 2층째의 배선층의 절연막으로 된다. 계속해서, 도 18에 도시하는 바와 같이, 레지스트를 마스크에 관통 구멍(84), (85)를 형성한다. 그리고, 이들의 관통 구멍내를 포함하는 전면에 도체 재료, 예를 들면, 금속 재료를 피착하고, 레지스트를 마스크로 가공함으로써, 2층째의 배선을 행한다. 이 관통 구멍내의 도체 재료가 일층째와 2층째의 각 배선층의 접속을 도모하고 있다. 이 2층 째의 배선을 이용하여 기입 데이터선(86), 판독 데이터선(87)을 형성한다. 판독 데이터선은 반도체 기체에서의 확산층 배선(71)을 이용하고 있고, 일반적으로 선 폭이나 두께가 작기 때문에 저항이 높다. 따라서, 본 실시예와 같이 메탈 배선으로 뒷받침함으로써 저저항화를 도모할 수 있다. 또한, 도 18은 해당 반도체 장치의 2층째의 배선층에서의 평면도이다. 이 때의 메모리 셀 단면도를 도 27에 도시한다. 이층째의 배선에 있어서도 기입 데이터선(150)과 판독 데이터선(151)이 평행하게 달린다. 도 27의 우측도의 로직부에서는 정확히 이층째 배선과 중첩되는 부분의 단면도로 되어 있기 때문에, 배선 단면(153)이 도시되어 있지만, 배선 패턴에 의해서 다른 것은 물론이다. 본 실시예에서는 기입 데이터선(76)에 대하여도 마찬가지의 배선(86)을 행하였지만, 이것을 행하지 않고 게이트 전극층의 배선만을 이용하는 것으로 2층째의 배선의 데이터선 피치를 완화하더라도 좋고, 보다 소 면적에서 셀 어레이 구성이 가능해진다(도 18). 도 28에 기초하여 설명하면, 기입 데이터선(151)이 없어지는 만큼, 판독 데이터선 폭을 굵게 하여, 선 사이의 피치를 크게 잡는 것이 가능해지는 것이다.
이 단계에서의 등가 회로도를 도 19에 도시한다. 실선으로 둘러싼 부분(88)이 도 16 내지 도 18에 대응한다. 도 18에 있어서의 A, B, 및 C의 각부위가 도 19에 있어서의 각 부호의 개소에 대응한다. 이후, 또한 절연막 피착, 평탄화, 관통 구멍 형성, 금속 재료 피착, 가공을 반복하여 3층째 이후의 배선을 행한다.
본 실시예에 관련한 다른 실시 형태를 도 20, 도 21에 도시한다. 도 20이 레이아웃도, 도 21이 등가 회로도이고, 각각의 도면은 상기 실시 형태의 도 17, 도 19에 대응한다. 상기 실시 형태와의 차이는 기입 데이터선(101)용의 선택 트랜지스터(96) 및 판독 데이터선(102)용의 선택 트랜지스터(92)를 갖는 점이다. 이것에 의해, 데이터선을 계층화하여, 어레이 전체를 구동하는 것은 아니고, 보다 소규모인 단위를 선택적으로 구동할 수 있다. 이 때문에, 용량이 저감되어 고속화, 저소비 전력화에 효과가 있다. 기입용 데이터선(로컬 기입 데이터선)(101)은 선택 트랜지스터를 거쳐, 콘택트홀(97)을 통해 글로벌 데이터선에 접속된다. 판독 데이터선(로컬 판독 데이터선)(102)도 선택 트랜지스터를 거쳐, 콘택트홀(91) 을 통해 글로벌 데이터선에 접속된다. 여기서, 글로벌 데이터선은 상기 실시예의 2층째의 데이터선 배선 (86), (87)에 대응한다. 또한, 새롭게 워드선에 평행하게 로컬 데이터선 선택 트랜지스터를 구동하기 위한 배선(95), (100)이 설치된다.
(실시예3)
실시예1 및 실시예2에서는 복수의 판독 트랜지스터의 드레인 영역을 확산층에서 접속하고 있는데 대하여, 이하에 예시하는 바와 같이, 본 실시예는 메모리 셀마다 콘택트(113)를 설치하여, 상층의 판독 데이터선(109)에 접속하는 예이다. 이 콘택트홀을 2 셀에서 공유한다. 확산층 배선을 이용하는 편이 셀 면적이 작아지지만, 본 실시예에서는 기생 저항이 작기 때문에 액세스가 빠른 소스선(114)은 확산층에서 연결되어, 워드선(106)과 평행한 방향으로 배선한다.
도 22 내지 도 24는 본 발명의 제3 실시예를 설명하는 도면이다. 도 22가 단면도, 도 23이 메모리 어레이의 레이아웃도, 도 24가 등가 회로도이다. 도 23의 L-L ` 단면이 도 22의 (a), M-M' 단면이 도 22의 (b)이다. 또한, 도 23은 도 24 중의 실선으로 둘러싸인 부분(115)에 대응한다.
판독 트랜지스터는 소스(112) 및 드레인(111)을 갖고, 그 드레인 영역(111)은 콘택트 영역(113)을 통해서, 상층의 판독 데이터선(109)에 접속되어 있다. 이 콘택트 영역(113)은 상술한 바와 같이, 2개의 트랜지스터의 불순물 영역이 공용하여 접속되어 있다. 도 24에 도시하는 등가 회로도를 참작하면, 이 상태가 십분 이해될 것이다. 절연막(107)을 통해, 기입 트랜지스터의 전하 축적 영역(105), 또한, 절연막을 통해 워드선(106)이 설치된다.
도 22의 (a)에 도시한 단면을 약술한다. 반도체 기판에 설치한 소자 분리 영역(108)이 배치된다. 이 상부에, 박막 다결정 실리콘막을 채널에 이용한 FET 트랜지스터가 설치된다. 박막 다결정 실리콘막(103)에 대하여, 반도체 불순물 영역(104, 105)이 배치된다. 이 상부에, 절연막을 통해, 워드선 영역(106)이 형성된다. 도 23의 평면도를 참작하면, 영역(103)이 트랜지스터의 채널 영역이다. (109)는 도 22의 (b)에서 설명한 상층의 판독 데이터선(109)이다. 이 상층의 판독 데이터선(109)은 콘택트 영역(113)을 통해서 하부의 반도체 불순물 영역에 접속되어 있다.
소자의 동작 원리는 실시예1 및 실시예2와 마찬가지이다. 즉, 기입하고 싶은 정보에 따라서, 기입 데이터선(104)의 설정 전압을 바꿔, 워드선(106)에 전압을 인가함으로써 전하 축적 영역(105) 내의 축적 전하량으로서 기억한다. 이것을 워드선(106), 소스(112), 드레인(111)으로 이루어지는 판독 트랜지스터의 임계 전압 변화로서 판독한다.
(실시예4)
본예는 구동 방법을 달리하는 예이다. 소자 구조, 셀 어레이 구성은 실시예2와 마찬가지이다. 표2는 기입, 판독에 관한 기입 데이터선, 판독 데이터선, 소스선 및 워드선에 대하여 인가하는 전압 관계를 나타내고 있다.
기 입 판독1 판독2
데이터 세트 기입 프리챠지 판독 프리챠지 판독
선택 기입 데이터선1 (DW1) VD1(0,1) VD1(0,1) VDR VDR VDR VDR
VD2(1,1) VD2(1,1)
VD3(0,0) VD3(0,0)
VD4(1,0) VD4(1,0)
판독 데이터선1 (DR1) - open VPC VPC-Δ' VPC VPC-Δ
VPC-Δ ∼VPC
∼VPC VPC-Δ
∼VPC ∼VPC
소스선1 (SL1) 0 0 0 0 0 0
워드선1 (WL1) VW0 VWW VW0 VWR1 VW0 VWR2
VWR3
비 선 택 워드선2 (WL2) VW0 VW1 VW0 VW0 VW0 VW0
본 실시예로서는 1셀에 2 비트의 기억을 행한다. 기입 동작 시의 기입 데이터선 데이터 세트의 전압 설정을 4가지로 한다. 정보 (0,1)(1,1)(0,0)(1,0)에 대응하여 기입 데이터선 전압을 각각 VD1, VD2, VD3, VD4(단, VD1>VD2>VD3>VD4)로 설정하여 기입을 행하면, 판독 트랜지스터는 도 25와 같이 기입 데이터선 설정 전압과 역의 대소 관계의 임계 전압으로 된다. 도 25는 워드선 전압과 판독 트랜지스터의 드레인 전류와의 관계를 나타낸 도면이다. 또한, VDR은 데이터선 전압, VPC는 프리차지 전압, VWW는 기입 전압, VW0은 유지 시의 전압, VW1은 비선택 셀의 워드선 전압, VWR1은 제1 판독 전압, VWR2는 제2 판독 전압, VWR3은 제3 판독 전압을 나타낸다.
전하 축적에 의한 임계 전압 변화를 판독한다고 하는 점에서는 플래시 메모리와 마찬가지이지만, 플래시 메모리의 2 bit/셀 기억과 같이 정보 기입시의 검증 동작은 불필요하다. 이것은 기입 트랜지스터를 통해 전하를 주입하기 때문에, 설정 전압, 용량에 따라서 고정밀도로 축적 전하량이 결정되기 때문이고, 플래시 메모리와 비교하여 기입 변동이 작기 때문이다. 이 때문에 보다 많은 기입 데이터선 전압 설정을 이용하여 1 셀에서 더 많은 비트를 기억하는 것도 가능하다.
판독 동작을 설명한다. 우선 1 비트 기억의 경우와 마찬가지의 수속으로 판독 동작을 행한다. 이 때의 판독 워드선 전압 VWR1은 (1,1)과 (0,0) 의 임계 전압의 사이에 설정한다. 이 결과, (0,1) 또는 (1,1)인가, (0,0) 또는 (1,0)인가를 판정할 수 있다. 이 결과를 레지스터에 저장하고, 이 결과에 따라서 2회째의 판독 동작에 있어서의 워드 전압을 각각 VWR2, VWR3에 설정한다. 이 2회째의 판독에 의 해서 (0,1) 또는 (0,0)인가, (1,1) 또는 (1,O)인가를 판정할 수 있다. 이 결과와 1회째 판독의 결과로 로직 연산을 행하는 것으로 출력 판독 결과를 출력한다.
다음에 본 실시예에 있어서의 메모리 부분의 구성을 동작과 동시에 설명한다. 도 26은 본예의 메모리 부분과 그 주변 회로 부분을 도시하는 구성도이다.
우선 메모리로부터의 판독 동작을 설명한다. 요구된 어드레스 신호(116)에 대하여, 입출력 인터페이스가 행 어드레스(117), 열 어드레스(118), 상위 하위 비트 선택 신호(135)를 생성한다. 주어진 행 어드레스(117), 열 어드레스(118)에 대응하는 메모리 셀에는 2 비트의 정보가 기억되어 있지만, 이것을 상술의 판독 수순에 의해서 레지스터1, 레지스터2에 저장한다. 이 후 상위 하위 비트 선택 신호(135)에 따라서 상하 전환 회로(133)로 선택하여, 데이터 출력(126)을 행한다. 다음에 메모리에의 스토어 동작을 설명한다. 주어진 어드레스 신호(116)에 따라서 입출력 인터페이스가 행 어드레스(117), 열 어드레스(118), 상위 하위 비트 선택 신호(135)를 생성한다. 또한, 행 디코더(132)에 의해 선택된 행의 판독 동작을 행한다. 이 결과가 레지스터1, 레지스터2에 저장된다. 계속해서, 입력 데이터(124) 를 열 디코더(122)에 의해 선택된 데이터선(129)에 연결되는 레지스터에 유지하는 것이지만, 이 때 레지스터1을 이용하는 것인가 레지스터2를 이용하는 것인가를 상위 하위 비트 선택 신호(135)에 의해서 상하 전환 회로(133)에서 결정된다. 이 때 정보가 기입되지 않은 쪽의 레지스터에는 정보를 유지한 채인다. 이 후, 레지스터1(119), 레지스터2(120)의 저장된 정보를 바탕으로 기입 데이터선(130) 전압을 설정하여, 워드선(128)에 기입 펄스를 제공하는 것으로 기입을 행한다. 이것 에 의해 1 셀(131) 에 기억되어 있는 2 비트중 1 비트만을 재기록하는 것이 가능하다.
또한, 상기 방법에 의해, 비트 단위의 판독, 기입 동작이 가능하지만, 메모리를 2 비트 일조로 관리하여, 상위 비트와 하위 비트의 기입, 판독을 동시에 행하는 것으로 하면, 동작의 고속화를 도모할 수 있다. 이것에는 메모리 외부와의 입출력을 2 비트 1조로 하여, 동일 어드레스를 할당하는 관리 방법과 메모리 내부에서 처리하는 관리 방법이 있다. 전자의 경우, 데이터 입출력 인터페이스(127)와 I/0 제어 회로(121) 사이의 데이터 교환도 2 비트 1조로 행해지고, 상위 하위의 비트가 각각 레지스터1(119), 레지스터2(120)에 저장될 뿐이기 때문에 간단하다. 후자의 경우, 기입 동작에 있어서는 연속하는 어드레스의 2비트 데이터를 상하 전환 회로(133)가 동일 데이터선의 레지스터1, 레지스터2에 분류한다. 판독 동작에 있어서는 반대로 상하 전환 회로(133)에 의해서 레지스터 1(119), 레지스터2(120)에 유지되어 있는 판독 결과를 연속해서 출력 데이터(126)로서 송출한다. 이 상하 전환 회로(133)의 기능을 입출력 인터페이스(127)에 담당하게 하더라도 물론 상관없다. 이와 같은 방법을 이용하면, 상기 1 비트 단위에서의 기입과 같이 일단 판독 동작을 행할 필요가 없어, 기입 동작이 고속화된다. 또한, 판독에 있어서도 동시에 판독한 2 비트를 양쪽에서 이용할 수 있기 때문에, 데이터 출력의 처리량이 향상한다. 상기 고속화의 연구는 실용상 1 비트 입출력이 적고, 수 비트 또는 수 바이트 단위 이상의 입출력이 거의이기 때문에 유효하다. 하드 구성상은 도 27과 거의 동일하지만, 상위 하위 비트 선택 신호(135)가 불필요한 점에서 다르다.
(실시예5)
본예는 박막으로 이루어진 반도체막, 예를 들면 다결정 실리콘막을 이용한 트랜지스터의 예를 도시한다. 지금까지의 실시예에 도시된 기입용 트랜지스터와 기본적으로는 마찬가지의 구성이다. 본 예는 그 소스, 드레인(200, 201) 및 채널층을 설치하는 방법에 특징이 있다. 도 28의 (a)는 본 실시예에 의한 소자의 단면 구조도, 도 28의 (b)는 주요부의 상면도이다.
소자는 절연막(206)의 상부에 형성된다. 그것은 예를 들면, SIO 기판의 상부이다. 소스 영역, 드레인 영역은 두께 60 ㎚의 n형 다결정 실리콘으로 이루어지고, 채널(202)은 두께 5 ㎚의 진성 다결정 실리콘 박막이다. 게이트 전극은 p형 다결정 실리콘과 W(텅스텐) 의 적층 구조로 이루어진다. 게이트 절연막(204)은 두께 8 ㎚의 SiO2막이다. 상기 다결정 실리콘 박막은 진성인 결정이 바람직하다. 다결정 실리콘 박막의 불순물 농도로서 말하면, 1×1O17 cm-3 이하, 보다 바람직하게는 1×1O15cm-3이하를 대부분의 경우 이용하고 있다.
게이트 절연막(204)의 상부에 게이트 전극부(203)가 배치된다. 또한, 도 28의 (b)의 평면도에서는 도 28의 (a)의 단면도에서의 채널층(202)에 있어서의 채널을 구성하는 부분을 (202)로 도시하였다.
본 예에서는 박막 채널(202) 아래에는 절연막(205)이 있고, 소스(200), 드레인(201) 부분의 상면과 채널 부분(202)의 높이가 실질적으로 같다고 하는 특징이 있다. 따라서, 게이트 절연막은 게이트 아래에 해당하는 부분에서, 거의 평탄한 기초에 형성된다. 따라서, 단차가 존재하는 경우와 비교하여, 전계 집중이 발생하지 않고, 내압이 좋기 때문에 박막화가 가능하다. 또한, 단차 존재의 경우, 단부에서 막 두께가 두텁게 되지만, 본 구조로서는 똑같은 막 두께를 실현할 수 있고, 단채널 효과에 대하여도 우수한다. 또한, 게이트 가공을 단차상에서 행하지 않아 서 좋기 때문에, 오버 에칭을 걸 필요가 없고, 프로세스면에서 여유가 있을 수 있으므로, 수율도 향상한다. 여기서 기판에는 실리콘 기판을 이용할 필요는 없고, 예를 들면, 유리 기판을 이용하여도 좋다. 소스, 드레인 영역은 p형의 반도체라도 상관없고, 금속이나 반도체와 금속의 적층 구조라도 상관없다. 특히, 금속이나 반도체와 금속의 적층 구조는 저저항이기 때문에, 이 재료로 배선을 행하는 것이 가능하다. 본 소자는 채널 박막 부분의 완전 공핍화에 의해서 채널 전류 차단을 행할 수 있기 때문에, pn 접합이 없더라도 스위칭 동작이 가능하다. 채널 재료에는 Si 이외의 반도체, 예를 들면 Ge나 SiGe를 이용하여도 좋고, 임계 전압 설정 또는 모빌리티의 점에서 설계 자유도가 증가한다. 본원 발명에 관한 박막으로 이루어지는 반도체막의 두께는 5 ㎚이하가 특히 바람직하다.
본 소자의 게이트 전압에 대한 드레인 전류의 의존성은 통상의 n형 M0S 트랜지스터와 마찬가지이지만, 누설 전류가 매우 작다고 하는 특징이 있다. 이것은 발명자 등이 독자의 시작, 평가에 의해서 발견한 실험적 사실이지만, 기판 부분이 존재하지 않기 때문에 기판에의 누설 패스가 없는 효과, 막 두께가 얇으므로 채널이 완전 공핍화하는 효과 외에 누설 패스로 될 수 있는 그레인 경계가 일차원적으로 된 것에 의한 효과라고 생각된다. 본 반도체 소자는 저누설, 더구나 절연막상에 형성할 수 있으므로, 저소비 전력으로 그와 같이 저비용에서의 제작이 가능하다. 본 반도체 소자를 이용하여 로직 회로를 형성하더라도 좋고, SRAM을 구성하더라도 좋다. 또한, 로직 회로중 저누설로 하고 싶은 부분에만 이용하여도 좋고, SRAM의 저항 부분에 이용하여도 좋다. 또한, DRAM의 패스 트랜지스터에 하면, 리프레션 사이클이 길고, 저소비 전력의 메모리를 실현할 수 있다. 다른 메모리에의 응용 예를 다른 실시예로 진술한다.
다음에, 본 실시예의 반도체 소자의 제조 공정의 주요부에 관해서 간결히 설명한다. 절연막상에, 소스, 드레인을 형성하는 n형 다결정 실리콘을 피착한다. 레지스트를 마스크에 에칭을 행하여, 소스, 드레인 영역을 소망 형상으로 형성한다. 다른 실시예에서 자세히 설명한 바와 같이, 기판 표면을 이용한 트랜지스터의 게이트 전극과 본 소자의 소스 영역, 드레인 영역을 동시 형성하더라도 좋다. 이 후, 절연막을 피착한다. 그리고, CMP(chemical mechanical polishing)을 이용하여 상기 절연막을 깎어, 소스, 드레인의 상면이 노출하도록 한다. 채널 박막으로 되는 두께 5 ㎚의 통례의 비도핑의 비정질 실리콘막을 피착하고, 또한 두께 5 ㎚의 SiO2막을 피착한다. 레지스트를 마스크에 불요 부분의 비도핑의 비정질 실리콘막을 에칭한다. 또한, 게이트 전극 재료를 피착, 레지스트를 마스크에 에칭함으로써 소자의 기본 구조가 형성된다.
(실시예6)
도 29 내지 도 31은 본 실시예에 의한 메모리 셀 어레이의 레이아웃도를 제 조 공정과 동시에 설명하는 도면이다. 점선으로 둘러싸인 부분이 2 셀분을 포함하는 어레이의 단위 구조이고, X 방향, Y 방향으로 동일 구조가 반복되어 대규모 어레이를 실현한다. 본 실시예는 채널 가공 방법에 특징이 있고, 게이트 절연막의 박막화, 고신뢰화에 효과가 있다.
이하에서는 본 실시예의 제조 공정에 따라 구조를 설명하여 간다. 기판은 p형 실리콘 기판을 이용한다. 우선, 희생 산화후 이온 주입의 에너지를 높게 하지만, 어닐링 시간을 길게 함으로써 깊은 n형의 웰을 형성한다. 소자 분리 영역(207)에 홈을 파고, 절연막을 매립한 후에 평탄화를 행한다. 재차 희생 산화를 행한 후 이온 주입과 어닐링을 행하여, p형의 웰을 형성한다. 이 결과, p형 웰은 p형의 기판과는 n형의 웰에 의해서 전기적으로 분리된다. 따라서, p형 웰 사이에서 다른 전위를 제공하는 것이 가능해진다. 다음에 기판 표면을 산화하여, 판독트랜지스터의 게이트 절연막을 형성하고, n형의 다결정 실리콘을 피착한다. 이 층에서 기입 트랜지스터의 소스, 드레인이 형성된다. 다음에 구멍 패턴(208)의 레지스트를 마스크에 개구 부분의 다결정 실리콘을 제거한다(도 29 (a)). 이 홈폭이 기입 트랜지스터의 채널 길이를 규정한다.
절연막을 피착하여 평탄화를 행한 후, 채널로 되는 비정질 실리콘 박막을 피착한다. 이 위에 기입 트랜지스터의 게이트 절연막으로 되는 절연막을 피착하고, 또한 기입 트랜지스터의 게이트 전극 재료로서 p형의 다결정 실리콘을 피착하고, 불순물의 활성화 어닐링을 행한다. 기입 트랜지스터의 게이트 전극 형성용의 레지스트 패턴(210)을 마스크에 기입 트랜지스터의 게이트 전극 재료, 기입 트랜지스터 의 게이트 절연막, 채널 박막, n형 다결정 실리콘막을 에칭한다(도 29의 (b)). 이 결과, 전번의 구멍 패턴(208)의 개구부와 게이트용의 레지스트 패턴(210)이 중첩된 부분(211)에 기입 트랜지스터의 채널이 형성된다. 또한, 형성된 기입 트랜지스터의 게이트 패턴을 마스크에 n형 불순물을 주입하여 엑스텐션 영역을 형성한다. 이 후 절연막을 피착, 에치백함으로써 측벽을 형성한다. 또한, n형 불순물을 고농도로 주입하여 판독 트랜지스터의 확산층 영역을 형성한다. 여기서, 기판 표면에 Ti(티탄)을 피착하고, 어닐링을 행하여 기판 표면을 저저항화한다. 이 후, 소정의 구멍 패턴(212)을 이용하여 게이트 전극을 일부 에칭하여, 상하 2 셀의 게이트 전극을 분리한다. 이 때, 그 아래의 기입 트랜지스터의 게이트 절연막, n형 다결정 실리콘막은 에칭하지 않는다. 여기서, 다른 실시예과는 달리, 기입 트랜지스터의 게이트 절연막 피착전에 채널 박막을 가공하는 공정이 들어 가지 않는다고 하는 특징이 있다. 따라서 채널 박막 보호용의 절연막 형성을 생략할 수 있다.
다른 실시예에서는 이 보호막이 채널 가공 공정에 의해서 손상을 받기 때문에, 또한 그 위에 게이트 절연막을 형성하였지만, 본 실시예에서는 일회의 피착으로 좋고, 더구나 손상을 받지 않으므로, 게이트 절연막의 박막화가 가능하고, 따라서 기입 트랜지스터 동작 전압의 저전압화, 고성능화를 도모할 수 있다. 다음에 절연막을 피착, 평탄화한 후 레지스트 패턴을 마스크에 콘택트홀을 뚫는다(도 30의 (a)). 2셀 공통의 판독 트랜지스터의 드레인 영역에 대한 콘택트홀(215), 2셀 공통의 기입 트랜지스터의 드레인 영역에 대한 콘택트홀(213), 기입 트랜지스터 게이트겸 판독 트랜지스터 게이트에의 콘택트홀(214) 외에 주변 회로, 로직 회로의 게 이트나 확산층 영역에의 콘택트홀도 동시에 여는 것이 가능하다. 2셀의 판독 트랜지스터의 소스 영역(220)(221)은 다르고, 티탄 실리사이드를 표면에 갖는 확산층 배선을 이용하여 X 방향으로 배선되어 있다. 이 후 W 등의 금속 재료를 피착하여, 레지스트를 마스크에 가공함으로써 일층째의 금속 배선을 행한다(도 30의 (b)). 이 선으로 워드선(216)을 형성하여 셀의 기입 트랜지스터 게이트겸 판독 트랜지스터 게이트를 X 방향으로 배선한다. 또한, 이 금속층에서 판독 트랜지스터의 드레인을 인상한 패드217), 기입 트랜지스터의 드레인을 인상한 패드(222)를 형성한다. 또한, 절연막을 피착, 평탄화한 후 레지스트를 마스크에 관통 구멍(218)(224)을 열어, 2층째의 금속층을 피착하여 가공함으로써 2층째의 배선을 행한다(도 31). 이 층에서 판독용 데이터선(219), 기입용 데이터선(223)을 Y 방향으로 배선한다. 여기서 통상 기입 트랜지스터는 작은 용량의 충방전을 행하면 좋기 때문에 흘리는 전류가 작다. 기입용 데이터선(223)은 판독용 데이터선(219)보다도 선 폭을 가늘게 하는 것이 가능하다.
본원 발명에 의하면, 저비용으로 고성능의 로직, 메모리 혼재의 반도체 장치를 제공할 수가 있다. 또한, 본원 발명은 미세화가 더욱 진행되어도, 동작이 가능한 고집적 메모리 장치, 또는 이 메모리 장치를 이용한 반도체 장치를 제공할 수 있다.

Claims (13)

  1. 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 접속하는 반도체 재료로 이루어진 제1 채널 영역과 상기 제1 채널 영역의 전위를 제어하는 제1 게이트 전극을 갖고, 또한 상기 제1 채널 영역이 절연막 상에 형성되어 있는 제1 트랜지스터와,
    소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 접속하는 반도체 재료로 이루어지는 제2 채널 영역과 상기 제1 게이트 전극에 접속되고 상기 제2 채널 영역의 전위를 제어하는 제2 게이트 전극을 갖고, 상기 제2 채널 영역과 정전 용량을 통해 배치되고 상기 제2 게이트 전극의 밑에 배치되어 상기 제1 채널 영역의 전류에 의해 전하를 축적하는 전하 축적 영역을 갖는 제2 트랜지스터
    를 포함하며,
    상기 제2 트랜지스터의 소스 영역이 소스선에 접속되고,
    상기 제1 트랜지스터의 소스 영역 또는 드레인 영역의 한 단이 상기 제2 트랜지스터의 전하 축적 영역에 접속되고,
    상기 제1 트랜지스터의 소스 영역 또는 드레인 영역의 다른 단이 데이터선에 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 데이터선에 접속된 제1 트랜지스터의 소스 영역 또는 드레인 영역과 상기 제2 트랜지스터의 소스 영역 사이의 거리가 상기 데이터선에 접속된 제1 트랜지스터의 소스 영역 또는 드레인 영역과 상기 제2 트랜지스터의 드레인 영역 사이의 거리보다도 짧은 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2 트랜지스터의 게이트 전극의 폭과 상기 제1 트랜지스터의 채널 영역의 폭이 실질적으로 같은 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제2 트랜지스터의 게이트 전극의 폭과 상기 제2 트랜지스터의 전하 축적 영역의 폭이 실질적으로 같은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 트랜지스터의 채널의 막 두께가 5 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제1 트랜지스터의 채널의 막 두께가 5 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서, 상기 제1 트랜지스터의 채널의 막 두께가 5 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 제1 트랜지스터의 채널의 막 두께가 5 ㎚ 이하인 것을 특징으로 하는 반도체 장치.
  9. 메모리 셀을 행렬 형상으로 배열한 메모리 셀 어레이를 구성하는 반도체 장치로서,
    상기 메모리 셀은, 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 접속하는 반도체 재료로 이루어지는 제1 채널 영역과, 상기 제1 채널 영역의 전위를 제어하는 제1 게이트 전극을 갖고, 또한 상기 제1 채널 영역이 절연막 상에 형성되어 있는 제1 트랜지스터와,
    소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역을 접속하는 반도체 재료로 이루어지는 제2 채널 영역과, 상기 제2 채널 영역의 전위를 제어하는 제2 게이트 전극을 갖고, 상기 제2채널 영역과 정전 용량을 통하여 배치되고 상기 제2 게이트 전극의 밑에 배치되어 상기 제1 채널 영역의 전류에 의해 전하를 축적하는 전하 축적 영역을 갖는 제2 트랜지스터
    를 포함하며,
    상기 제1 채널은, 막 두께가 5 nm 이하의 반도체 재료로 이루어지고,
    상기 제2 트랜지스터의 소스 영역이 소스선에 접속되고, 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역의 한 단이 상기 제2 트랜지스터의 전하 축적 영역에 접속되며, 상기 제1 트랜지스터의 소스 영역 또는 드레인 영역의 다른 단이 데이터선에 접속되어 있고, 상기 메모리 셀은 전하 축적 영역에 2 비트 이상의 정보를 기억하는 것을 특징하는 반도체 장치.
  10. 반도체 장치로서,
    적어도 2 레벨의 두께의 게이트 절연막으로 이루어진 트랜지스터를 갖고, 상기 반도체 장치의 주변 회로는 상기 게이트 절연막의 적어도 가장 얇은 절연막은 아닌 게이트 절연막을 갖는 트랜지스터를 갖고, 동일 칩 상에 기입용의 전계 효과형 트랜지스터와 판독용의 전계 효과형 트랜지스터를 갖는 기억 소자부를 갖고, 상기 기억 소자부는 기입용의 전계 효과형 트랜지스터를 통하여 출입한 전하량을 판독용의 전계 효과형 트랜지스터의 임계 전압 변화에 의해서 판독하는 것이 가능한 반도체 장치에 있어서,
    상기 주변 회로를 구성하는 트랜지스터의 게이트 절연막 두께와 상기 기억 소자의 판독 트랜지스터의 게이트 절연막 두께가 같은 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 기입용 트랜지스터의 채널이 절연막상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 기입 트랜지스터의 채널이 상기 기입 트랜지스터의 소스 또는 드레인 영역의 상단과 동일한 높이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 기입용의 전계 효과형 트랜지스터의 채널의 막 두께가 5 ㎚이하인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
US6960794B2 (en) * 2002-12-31 2005-11-01 Matrix Semiconductor, Inc. Formation of thin channels for TFT devices to ensure low variability of threshold voltages
JP2005056452A (ja) * 2003-08-04 2005-03-03 Hitachi Ltd メモリ及び半導体装置
JP4398195B2 (ja) * 2003-08-08 2010-01-13 パナソニック株式会社 半導体記憶装置
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4849817B2 (ja) * 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
TWI257646B (en) * 2005-09-05 2006-07-01 Innolux Display Corp Thin film transistor array substrate and method of manufacturing the same
JP2007081335A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置
JP4822791B2 (ja) * 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7369437B2 (en) * 2005-12-16 2008-05-06 Sandisk Corporation System for reading non-volatile storage with efficient setup
US7545675B2 (en) * 2005-12-16 2009-06-09 Sandisk Corporation Reading non-volatile storage with efficient setup
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7492633B2 (en) * 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7697365B2 (en) 2007-07-13 2010-04-13 Silicon Storage Technology, Inc. Sub volt flash memory system
US8018773B2 (en) * 2009-03-04 2011-09-13 Silicon Storage Technology, Inc. Array of non-volatile memory cells including embedded local and global reference cells and system
KR101930682B1 (ko) 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052396A1 (en) * 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101893332B1 (ko) * 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101911382B1 (ko) * 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102652356B (zh) 2009-12-18 2016-02-17 株式会社半导体能源研究所 半导体装置
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101798367B1 (ko) * 2010-01-15 2017-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN102725842B (zh) * 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
CN102754163B (zh) * 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
CN104617105B (zh) 2010-02-19 2018-01-26 株式会社半导体能源研究所 半导体装置
KR101932909B1 (ko) * 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
CN102812547B (zh) 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
KR101884031B1 (ko) 2010-04-07 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008286A1 (en) * 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008304A1 (en) * 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012053374A1 (en) 2010-10-20 2012-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
CN103201831B (zh) * 2010-11-05 2015-08-05 株式会社半导体能源研究所 半导体装置
US8735892B2 (en) 2010-12-28 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using oxide semiconductor
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102026718B1 (ko) * 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8772849B2 (en) * 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6023453B2 (ja) * 2011-04-15 2016-11-09 株式会社半導体エネルギー研究所 記憶装置
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9437273B2 (en) 2012-12-26 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
EP3903350A4 (en) * 2018-12-26 2022-08-24 Micron Technology, Inc. SINGLE WORD LINE GAIN CELL
JP7303006B2 (ja) * 2019-03-29 2023-07-04 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
DE102020119199A1 (de) * 2019-10-23 2021-04-29 Taiwan Semiconductor Manufacturing Co. Ltd. 3d-ferroelektrikum-speicher
WO2024031438A1 (zh) * 2022-08-10 2024-02-15 华为技术有限公司 一种三维存储阵列、存储器及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499060A (ja) * 1990-08-07 1992-03-31 Oki Electric Ind Co Ltd 半導体記憶素子
JPH07176628A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 半導体記憶装置及びその製造方法
JPH08316343A (ja) * 1995-05-17 1996-11-29 Toshiba Corp 不揮発性半導体記憶装置
KR0161428B1 (ko) * 1995-08-24 1998-12-01 김광호 비휘발성 반도체 메모리장치 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753946A (en) * 1995-02-22 1998-05-19 Sony Corporation Ferroelectric memory
DE19712233C2 (de) * 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6218245B1 (en) * 1998-11-24 2001-04-17 Advanced Micro Devices, Inc. Method for fabricating a high-density and high-reliability EEPROM device
JP2000279525A (ja) 1999-03-30 2000-10-10 Koji Horimoto 狭窄部のアテロームを振動させて削り、吸い出すニューカテーテルバイブレーター針装置及びその製造方法。
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499060A (ja) * 1990-08-07 1992-03-31 Oki Electric Ind Co Ltd 半導体記憶素子
JPH07176628A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 半導体記憶装置及びその製造方法
JPH08316343A (ja) * 1995-05-17 1996-11-29 Toshiba Corp 不揮発性半導体記憶装置
KR0161428B1 (ko) * 1995-08-24 1998-12-01 김광호 비휘발성 반도체 메모리장치 및 그 제조방법

Also Published As

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