JP4398195B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体装置に関する発明であって、より特定的には、同じ構成を有する複数の素子がアレイ状に配置された半導体装置に関する発明である。

図１３は、従来のＳＲＡＭ（スタティックランダムアクセスメモリ）の構成を示したブロック図である。以下に、図１３を用いて、従来のＳＲＡＭについて説明する。

図１３に示すＳＲＡＭは、メモリセルアレイ１００１、第２のダミーメモリセルアレイロー１００２、第２のダミーメモリセルアレイコラム１００３、第１のダミーメモリセルアレイロー１００４、第１のダミーメモリセルアレイコラム１００５、ワードドライバブロック１００６、ローデコーダブロック１００７、スイッチブロック１０１２およびセンスアンプブロック１０１５を備える。

メモリセルアレイ１００１、第２のダミーメモリセルアレイロー１００２、第２のダミーメモリセルアレイコラム１００３、第１のダミーメモリセルアレイロー１００４および第１のダミーメモリセルアレイコラム１００５は、図１４に示す構成をとっている。具体的には、メモリセルアレイ１００１には、２５６本のビット線ＢＬ［０〜２５５］と２５６本の反転ビット線［０〜２５５］とが、縦方向に交互に配置され、１２８本のワード線ＷＬ［０〜１２７］が横方向に配置される。そして、これらの線の間には、メモリセルＭＣがアレイ状に配置される。また、メモリセルアレイ１００１の周囲には、第２のダミーメモリセルアレイロー１００２、第２のダミーメモリセルアレイコラム１００３、第１のダミーメモリセルアレイロー１００４および第１のダミーメモリセルアレイコラム１００５が配置される。第２のダミーメモリセルアレイロー１００２、第２のダミーメモリセルアレイコラム１００３、第１のダミーメモリセルアレイロー１００４および第１のダミーメモリセルアレイコラム１００５には、動作しないダミーメモリセルＤＣが配置される。そして、当該ダミーメモリセルＤ１およびＤ２には、ダミービット線ＤＢＬ［０、１］、ダミー反転ビット線［０、１］およびダミーワード線ＤＷＬ［０〜３］が接続される。

第１のダミーメモリセルアレイコラム１００５の左側には、ワードドライバブロック１００６が配置され、さらに当該ワードドライバブロック１００６の左側には、ローデコーダブロック１００７が配置される。図１５は、ローデコーダブロック１００７およびワードドライバブロック１００６の回路構成を示した図である。

図１５に示すように、ローデコーダブロック１００７には、複数のローデコーダが配置される。ワードドライバブロックには、複数のローデコーダに対応するように、複数のワードドライバが設けられている。当該ワードドライバは、ＮｃｈＭＯＳトランジスタ３０−１〜１２８とＰｃｈＭＯＳトランジスタ３１−１〜１２８とを含んだＣＭＯＳにより構成されるインバータである。当該ワードドライバは、ワード線ＷＬ［０〜１２７］に接続されており、当該ワード線ＷＬ［０〜１２７］の電位をＨｉｇｈとＬｏｗとに切り替える。

ここで、ワードドライバブロックにおけるトランジスタの配置について図面を参照しながら説明する。図１６は、当該ワードドライバブロックにおけるトランジスタの配置を示した図である。図１６において、斜線で囲った四角は、トランジスタの拡散層を示しており、白抜きの四角は、ゲート電極を示している。

上述したように、ワードドライバは、ＣＭＯＳで構成され、具体的には、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとをそれぞれ１つずつ含んでいる。ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとは、同一のワードドライバを構成するもの同士で、互いに横方向に隣り合うように組になって配置される。さらに、組になって配置されたＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとがメモリセルＭＣの縦方向の間隔と略同じ間隔で縦方向に繰り返し並べて配置される。

また、第１のダミーメモリセルアレイロー１００４の下方には、スイッチブロック１０１２が配置され、さらに当該スイッチブロック１０１２の下方には、センスアンプブロック１０１５が配置される。図１７は、スイッチブロック１０１２およびセンスアンプブロック１０１５の回路構成を示した図である。

スイッチブロック１０１２には、メモリセルアレイ１００１から伸びてくる２５６本のビット線ＢＬ［０〜２５５］と２５６本の反転ビット線［０〜２５５］が入力している。そして、各ビット線ＢＬ［ｎ］および各反転ビット線ＮＢＬ［ｎ］（ｎは０〜２５５の整数）には、それぞれ一つづつＰｃｈＭＯＳトランジスタ５０とＮｃｈＭＯＳトランジスタ５１とが接続されている。すなわち、スイッチブロック１０１２中には、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとがそれぞれが５１２個ずつ含まれている。

また、センスアンプブロック１０１５からは、データ線ＤＬ［０〜１２７］と反転データ線ＮＤＬ［０〜１２７］とが出力されている。そして、各データ線ＤＬ［ｎ］および反転データ線ＮＤＬ［ｎ］（ｎは０〜１２７の整数）のそれぞれには、ＰｃｈＭＯＳトランジスタ５２とＮｃｈＭＯＳトランジスタ５３とが接続されている。図１７に示すように、センスアンプブロック１０１５には、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとがそれぞれ２５６個ずつ含まれている。

ここで、スイッチブロック１０１２およびセンスアンプブロック１０１５の構成について図面を参照しながら説明する。図１８は、スイッチブロック１０１２およびセンスアンプブロック１０１５の構成を示した図である。

スイッチブロック１０１２には、ＰｃｈＭＯＳトランジスタ５０とＮｃｈＭＯＳトランジスタ５１とが一つずつ組になって縦に並べて配置される。そして、組になっているＰｃｈＭＯＳトランジスタ５０とＮｃｈＭＯＳトランジスタ５１とが、メモリセルＭＣの横方向の間隔と略同じ間隔で横方向に５１２組並べて配置される。

また、センスアンプブロック１０１５には、ＰｃｈＭＯＳトランジスタ５２とＮｃｈＭＯＳトランジスタ５３とが一つずつ組になって縦に並べて配置される。但し、センスアンプブロック１０１５に含まれるトランジスタの数は、スイッチブロック１０１２のトランジスタの数の半分である。そのため、センスアンプブロック１０１５では、トランジスタは、スイッチブロック１０１２のトランジスタに対して、一つ飛びに配置される。具体的には、図１８に示すように、スイッチブロック１０１２のＰｃｈＭＯＳトランジスタ５０−ｍとＮｃｈＭＯＳトランジスタ５１−ｍとの内、ｍに偶数番号が付されたものの下に、ＰｃｈＭＯＳトランジスタ５２とＮｃｈＭＯＳトランジスタ５３とが配置される。

以上のように、従来のメモリでは、ワードドライバブロック、ローデコーダブロック、スイッチブロックおよびセンスアンプブロックにおいて、メモリセルアレイに配置されたメモリセルの間隔に依存させて、複数のトランジスタが周期的に繰り返し配置される構造が採用されていた。上記のような構成が採用されることにより、メモリセルへのデータの書き込み及び読出しが可能となっていた（特許文献１参照）。
特開２００１―３４４９８９号公報（第９頁、図１）

ところで、図１６や図１８に示すトランジスタは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子分離されている。トランジスタがＳＴＩにより素子分離された場合には、素子分離用の酸化膜とトランジスタの拡散層との間に大きなストレスが発生し、酸化膜とトランジスタの拡散層との界面近傍で多数の欠陥が生じてしまう。このような欠陥がゲート電極近傍に存在すると、ＮｃｈＭＯＳトランジスタにおいて流れる電流が減少してしまう。しかしながら、従来では、図１６や図１８に示すゲート電極から拡散層の端までの距離が比較的長かったので、かかる欠陥の発生が大きな問題となることはなかった。

ところが、近年、トランジスタ等の素子の微細化が急速に進んでいる。さらに、メモリ等の設計においては、設計ルールの最小値あるいは当該最小値に近い値で設計されるのが一般的である。そのため、従来に比べて、図１６のトランジスタのゲート電極から拡散層の端までの距離Ｌａが短くなってきている。このように、当該距離Ｌａが短くなると、ＮｃｈＭＯＳトランジスタにおいて電流の減少が顕著になり、メモリの動作を不安定にする原因となる。

このような問題を解決する方法としては、ＮｃｈＭＯＳトランジスタのゲート電極から拡散層の端までの距離Ｌａを長くすることが考えられる。これにより、酸化膜と拡散層との境界近傍でのストレスにより発生する欠陥の存在による、ＮｃｈＭＯＳトランジスタに流れる電流量の減少を防止することが可能となる。

しかしながら、ゲート電極から拡散層の端までの距離Ｌａが長くなると、その分、ＮｃｈＭＯＳトランジスタの配置間隔が広がることになる。その結果、半導体記憶装置のコンパクト化が妨げられてしまう。

また、ワードドライバブロック、センスアンプブロックあるいはスイッチブロック中のトランジスタの配置間隔は、メモリセルアレイ中のメモリセルの配置間隔に依存している。例えば、ワードドライバブロックでは、メモリセルの間隔とＮｃｈＭＯＳトランジスタの間隔とは、略同じ間隔で配置されている。そのため、ＮｃｈＭＯＳトランジスタのゲート電極から拡散層の端までの距離Ｌａが長くなると、当該ＭＯＳトランジスタの配置間隔とメモリセルの配置間隔とが適合しなくなってしまう。その結果、メモリセルの配置間隔を再設計しなくてはならなくなる。

そこで、本発明の目的は、メモリ等のようにアレイ状に記憶素子が配置され、その周囲にトランジスタが規則的に多数配置された半導体装置の回路動作の安定化およびコンパクト化を図ることである。

本発明に係る半導体記憶装置は、アレイ状に配置された複数のメモリセルの周辺領域において、当該複数のメモリセルを駆動させるために当該複数のメモリセルの間隔に依存させて並設される複数のトランジスタと、複数のトランジスタのそれぞれの間において、隣り合うトランジスタと拡散層を共通化させた状態で形成され、ゲート電極が接地されることにより、当該隣り合うトランジスタ同士を電気的に絶縁する複数のダミートランジスタとを備えている。なお、複数のトランジスタは、ＮｃｈＭＯＳトランジスタであることが望ましい。

また、アレイ状に配置された複数のメモリセルの周辺領域には、複数のＮｃｈＭＯＳトランジスタに並行させて、複数のＰｃｈＭＯＳトランジスタが並設されていてもよい。ここで、並設された複数のＮｃｈＭＯＳトランジスタの内、端に存在するＮｃｈＭＯＳトランジスタの拡散層は、並設された複数のＰｃｈＭＯＳトランジスタの内、端に存在するＰｃｈＭＯＳトランジスタの拡散層よりも長いことが望ましい。なお、前記端に存在するＮｃｈＭＯＳトランジスタの外側にも、さらにダミートランジスタが形成されるようにしてもよい。

ここで、複数のメモリセルは、長方形の領域にアレイ状に配置されており、複数のメモリセルがアレイ状に長方形の四辺を取り囲むように配置された、動作しない複数のダミーメモリセルをさらに備え、複数のＮｃｈＭＯＳトランジスタは、複数のダミーメモリセルが配置された領域に隣接し、かつ前記長方形の一辺に対応する長方形の領域に並設され、複数の前記ＮｃｈＭＯＳトランジスタの内、端に存在するＮｃｈＭＯＳトランジスタの拡散層は、ダミーメモリセルが形成された領域を取り囲む辺の内、ＮｃｈＭＯＳトランジスタが形成された長方形の領域が接触している辺の当該長方形が接触していない部分と、ＮｃｈＭＯＳトランジスタが形成された長方形とに接触する領域まで進出している構成であってもよい。なお、ＮｃｈＭＯＳトランジスタが形成された長方形に接触する領域まで進出している拡散層に対してもダミートランジスタが形成されるようにしてもよい。

ここで、複数のＰｃｈＭＯＳトランジスタおよび複数のＮｃｈＭＯＳトランジスタは、それぞれがＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子分離されていることが望ましい。

複数のＮｃｈＭＯＳトランジスタおよび複数のＰｃｈＭＯＳトランジスタは、アレイ状に配置されたメモリセルの行を選択するための複数のワード線を駆動させるためのワードドライバに用いられてもよい。この場合には、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタとは、ＣＭＯＳインバータを構成し、ＣＭＯＳインバータの出力は、ワード線とダミートランジスタの拡散層とに接続される。

また、複数のＮｃｈＭＯＳトランジスタおよび複数のＰｃｈＭＯＳトランジスタは、複数のメモリセルから信号を読み出すための複数のビット線を駆動させるための複数のスイッチに用いられてもよい。この場合には、各スイッチは、ＮｃｈＭＯＳトランジスタの拡散層とＰｃｈＭＯＳトランジスタの拡散層とが互いに接続され、さらに当該ＮｃｈＭＯＳトランジスタのゲートとＰｃｈＭＯＳトランジスタのゲートとが、各当該スイッチを駆動させるための信号線に接続されることにより構成され、スイッチに含まれるＮｃｈＭＯＳトランジスタの拡散層は、隣接するスイッチに含まれるＮｃｈＭＯＳトランジスタの拡散層とダミートランジスタにより接続される。

また、複数のＮｃｈＭＯＳトランジスタおよび複数のＰｃｈＭＯＳトランジスタは、複数のメモリセルから読み出された信号を増幅する複数のセンスアンプに用いられてもよい。この場合、ダミートランジスタは、互いに隣接するセンスアンプに含まれるＮｃｈＭＯＳトランジスタの拡散層同士を接続するように配置される。さらに、ダミートランジスタの拡散層には、当該センスアンプで増幅された信号が出力される信号線が接続されていてもよい。

本発明に係る半導体記憶装置は、アレイ状に配置された複数のメモリセルの周辺領域において、当該複数のメモリセルを駆動させるために当該複数のメモリセルの間隔に依存させて並設される複数のトランジスタと、複数のトランジスタのそれぞれの間において、隣り合うトランジスタと拡散層を共通化させた状態で形成され、ゲート電極が接地されることにより、当該隣り合うトランジスタ同士を電気的に絶縁する複数のダミートランジスタとを備えている。ここで、ＳＴＩによる素子分離では、設計ルールの最小値またはそれに近い値でトランジスタおよびその配置を設計すると、トランジスタに流れる電流が減少するという問題が存在する。これに対して、上記半導体記憶装置では、ＳＴＩによる素子分離が行われていないので、電流を減少させることなく、トランジスタおよびその配置を設計ルールの最小値またはそれに近い値で設計することが可能となる。その結果、半導体記憶装置のコンパクト化を図ることができる。さらに、トランジスタの間隔を設計ルールの最小値またはそれに近い値で設計できるので、トランジスタおよびその配置の設計の自由度が広がり、メモリセルの間隔とトランジスタの間隔とを一致させることが容易となる。なお、複数のトランジスタは、ＮｃｈＭＯＳトランジスタであることが望ましい。

また、アレイ状に配置された複数のメモリセルの周辺領域には、複数のＮｃｈＭＯＳトランジスタに並行させて、複数のＰｃｈＭＯＳトランジスタが並設されていてもよい。ここで、並設された複数のＮｃｈＭＯＳトランジスタの内、端に存在するＮｃｈＭＯＳトランジスタの拡散層は、並設された複数のＰｃｈＭＯＳトランジスタの内、端に存在するＰｃｈＭＯＳトランジスタの拡散層よりも長いことが望ましい。このような構造をとることにより、端に存在するＮｃｈＭＯＳトランジスタの拡散層を、従来の半導体記憶装置に含まれるＮｃｈＭＯＳトランジスタに比べて長くすることが可能となる。その結果、端に存在するＮｃｈＭＯＳトランジスタがＳＴＩによるストレスの影響を受け、当該ＮｃｈＭＯＳトランジスタに流れる電流が減少しなくなり、半導体記憶装置全体の回路動作の安定化が図られる。なお、前記端に存在するＮｃｈＭＯＳトランジスタの外側にも、さらにダミートランジスタが形成されるようにしてもよい。

ここで、複数のメモリセルは、長方形の領域にアレイ状に配置されており、複数のメモリセルがアレイ状に長方形の四辺を取り囲むように配置された、動作しない複数のダミーメモリセルをさらに備え、複数のＮｃｈＭＯＳトランジスタは、複数のダミーメモリセルが配置された領域に隣接し、かつ前記長方形の一辺に対応する長方形の領域に並設され、複数の前記ＮｃｈＭＯＳトランジスタの内、端に存在するＮｃｈＭＯＳトランジスタの拡散層は、ダミーメモリセルが形成された領域を取り囲む辺の内、ＮｃｈＭＯＳトランジスタが形成された長方形の領域が接触している辺の当該長方形が接触していない部分と、ＮｃｈＭＯＳトランジスタが形成された長方形とに接触する領域まで進出している構成であってもよい。このように、ダミーメモリセルが設けられることにより、端に存在するＮｃｈＭＯＳトランジスタの拡散層を延長する領域を確保することが可能となる。なお、ＮｃｈＭＯＳトランジスタが形成された長方形に接触する領域まで進出している拡散層に対してもダミートランジスタが形成されるようにしてもよい。

以下に、本発明の一実施形態に係る半導体記憶装置ついて、図面を参照しながら説明する。図１は、本実施形態に係る半導体記憶装置の全体構成を示したブロック図である。図１に示す半導体記憶装置は、３２ｋＢｉｔｓＳＲＡＭである。

図１に示す半導体記憶装置は、メモリセルアレイ１、第２のダミーメモリセルアレイロー２、第２のダミーメモリセルアレイコラム３、第１のダミーメモリセルアレイロー４、第１のダミーメモリセルアレイコラム５、ワードドライバブロック６、ローデコーダブロック７、第１のダミーワードドライバブロック８、第２のダミーワードドライバブロック９、第１のダミーローデコーダブロック１０、第２のダミーローデコーダブロック１１、スイッチブロック１２、第１のダミースイッチブロック１３、第２のダミースイッチブロック１４、センスアンプブロック１５、第１のダミーセンスアンプブロック１６、第２のダミーセンスアンプブロック１７およびコントロール回路１８を備える。

メモリセルアレイ１、第２のダミーメモリセルアレイロー２、第２のダミーメモリセルアレイコラム３、第１のダミーメモリセルアレイロー４および第１のダミーメモリセルアレイコラム５は、図１４に示す構成をとっている。図１４は、メモリセルアレイ１、第２のダミーメモリセルアレイロー２、第２のダミーメモリセルアレイコラム３、第１のダミーメモリセルアレイロー４および第１のダミーメモリセルアレイコラム５の構成を示した図である。なお、ＭＣは、メモリセルを示し、Ｄ１は、ロー方向に設けられる動作しないダミーメモリセルを示し、Ｄ２は、コラム方向に設けられる動作しないダミーメモリセルを示す。

図１４に示すように、メモリセルアレイ１には、２５６本のビット線ＢＬ［０〜２５５］と２５６本の反転ビット線ＮＢＬ［０〜２５５］とが、縦方向に交互に配置され、１２８本のワード線ＷＬ［０〜１２７］が横方向に配置される。そして、これらの線の間には、メモリセルＭＣがアレイ状に配置される。また、メモリセルアレイ１の周囲には、第２のダミーメモリセルアレイロー２、第２のダミーメモリセルアレイコラム３、第１のダミーメモリセルアレイロー４および第１のダミーメモリセルアレイコラム５が配置される。第２のダミーメモリセルアレイロー２、第２のダミーメモリセルアレイコラム３、第１のダミーメモリセルアレイロー４および第１のダミーメモリセルアレイコラム５には、動作しないダミーメモリセルＤ１またはＤ２が配置される。そして、当該ダミーメモリセルＤ１またはＤ２には、ダミービット線ＤＢＬ［０、１］、ダミー反転ビット線［０、１］およびダミーワード線ＤＷＬ［０〜３］が接続される。

ここで、図１の説明に戻る。図１に示すように、第１のダミーメモリセルアレイコラム５の左側には、ワードドライバブロック６が配置され、さらに当該ワードドライバブロック６の左側には、ローデコーダブロック７が配置される。ローデコーダブロック７は、入力されたローアドレスに基づき、デコードを行い、メモリセルのワード線ＷＬ［０〜１２７］を選択する役割を果たす。ワードドライバブロック６は、ローデコーダブロック７で選択された信号を元にメモリセルに接続されたワード線ＷＬ［０〜１２７］を駆動する役割を果たす。以下に、ワードドライバブロック６およびローデコーダブロック７の回路構成について図面を参照しながら説明する。図２は、ワードドライバブロック６およびローデコーダブロック７の回路構成を示した図である。

図２に示すように、ローデコーダブロック７には、ローアドレス信号ＲＡＤ［ｎ］（ｎは自然数）が入力しており、ＮＡＮＤ回路がそれぞれのワード線ＷＬ［０〜１２７］に対応させて設けられている。ＮＡＮＤ回路は、２つを１ペアとして構成されている。そして、一つのペアには、上記ローアドレス信号ＲＡＤ［ｎ］が３本入力している。すなわち、ローデコーダブロック７には、１２８個のＮＡＮＤ回路が含まれており、１９２のローアドレス信号ＲＡＤ［ｎ］が入力している。

ワードドライバブロック６は、ワード線ＷＬ［０〜１２７］のそれぞれに対応する１２８個のワードドライバを含む。一つのワードドライバは、ＣＭＯＳインバータと一つのＮｃｈＭＯＳトランジスタとにより構成される。当該ＣＭＯＳインバータは、接続されているＮＡＮＤ回路からの出力を、反転してワード線ＷＬ［０〜１２７］に出力する。以下に、図２を用いて、ワードドライバブロック６の回路構成について詳しく説明する。ここで、図２において、Ｓはソースを示し、Ｄはドレインを示す。

図２に示すように、ＣＭＯＳインバータは、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとにより構成される。ここでは、ＣＭＯＳインバータの具体例として、ワード線ＷＬ［０］に接続されたＣＭＯＳインバータについて説明する。当該ＣＭＯＳインバータは、ＮｃｈＭＯＳトランジスタ３０−１とＰｃｈＭＯＳトランジスタ３１−１とを含んでいる。ＰｃｈＭＯＳトランジスタ３１−１のソースには、所定の大きさの電源電圧が印加されている。また、ＮｃｈＭＯＳトランジスタ３０−１のソースは、アースされている。さらに、ＮｃｈＭＯＳトランジスタ３０−１のドレインとＰｃｈＭＯＳトランジスタ３１−１のドレインとは、互いに接続されており、ワード線ＷＬ［０］に接続されている。また、ＮｃｈＭＯＳトランジスタ３０−１のゲートとＰｃｈＭＯＳトランジスタ３１−１のゲートとは、互いに接続されている。また、ＮｃｈＭＯＳトランジスタ３２−１のドレインは、ＮｃｈＭＯＳトランジスタ３０−１のドレインとＰｃｈＭＯＳトランジスタ３１−１のドレインとに接続されている。さらに、当該ＮｃｈＭＯＳトランジスタ３２−１のゲートとソースとは、アースされている。これにより、ＮｃｈＭＯＳトランジスタ３２−１は、動作しないようにされている。

なお、ソースおよびドレインを用いて説明しているのは、各トランジスタの接続状態の説明を容易とするために用いているのであって、実際には、どちらの拡散層がソースでどちらの拡散層がドレインであると決められているわけではない。

以上のような回路構成を有するワードドライバブロック６について、以下に、その内部のトランジスタの配置について図面を参照しながら説明する。図３は、ワードドライバブロック６内のトランジスタの配置を示した図である。なお、図中の白色の四角は、ゲート電極を示し、斜線に囲まれた四角は、拡散層を示す。また、拡散層は、便宜上、トランジスタのゲート電極下のチャネルが形成される領域も含めるものとする。

まず、右側の列に配置されたＮｃｈＭＯＳトランジスタ３０−１〜１２８について説明する。ＮｃｈＭＯＳトランジスタ３０−１〜１２８は、それぞれのゲート電極の長手方向が図面の横方向を向いた状態で、縦方向に並設される。当該ＮｃｈＭＯＳトランジスタ３０−１〜１２８は、メモリセルアレイ１内のメモリセルの縦方向の間隔と一致する様に配置される。

同様に、ＣＭＯＳインバータを構成するＮｃｈＭＯＳトランジスタ３０−１〜１２８も、それぞれのゲート電極の長手方向が図面の横方向を向いた状態で、縦方向に並設される。そして、並設されたＮｃｈＭＯＳトランジスタ３０−１〜１２８の間には、ＮｃｈＭＯＳトランジスタ３２−１〜１２８が拡散層をＮｃｈＭＯＳトランジスタ３０と共有した状態で設けられる。当該ＰｃｈＭＯＳトランジスタ３１−１〜１２８も、メモリセルアレイ１内のメモリセルの縦方向の間隔と一致する様に配置される。ここで、図面を参照しながら、ＮｃｈＭＯＳトランジスタ３０−１〜１２８とＮｃｈＭＯＳトランジスタ３２−１〜１２８との関係について図４を用いて説明する。図４は、図３のＸ−Ｘ'における断面構造を示した図である。

図４に示すように、ＣＭＯＳインバータを構成するＮｃｈＭＯＳトランジスタ３０−１〜１２８と、動作しないＮｃｈＭＯＳトランジスタ３２−１〜１２８とが交互に配置される。各トランジスタは、隣りに形成されたトランジスタと拡散層（ソースあるいはドレイン）を共有している。さらに、各トランジスタのソースは、アースされており、かつ動作しないＮｃｈＭＯＳトランジスタ３２−１〜１２８のゲート電極もアースされている。これは、図２において、ＣＭＯＳインバータを構成するＮｃｈＭＯＳトランジスタ３０−１〜１２８のソースと、動作しないＮｃｈＭＯＳトランジスタ３２−１〜１２８のソースおよびゲートとがアースされていることに対応している。これにより、隣り合うＮｃｈＭＯＳトランジスタ３０同士の間で電流が流れることが防止される。このように、ＣＭＯＳインバータを構成するＮｃｈＭＯＳトランジスタ３０−１〜１２８のそれぞれの間に、ソースとゲートとがアースされたＮｃｈＭＯＳトランジスタ３２−１〜１２８が設けられることにより、ＳＴＩによる素子分離を行うことなくＣＭＯＳインバータを構成するＮｃｈＭＯＳトランジスタ３０−１〜１２８を、分離することが可能となる。

また、図３に示すように、下端に存在するＮｃｈＭＯＳトランジスタ３０−１は、拡散層のソースが、第２のダミーワードドライバブロック９まで延長されている。同様に、上端に存在するＮｃｈＭＯＳトランジスタ３０−１２８は、拡散層のドレインが、第１のダミーワードドライバブロック８まで延長されている。これにより、両端に存在するＮｃｈＭＯＳトランジスタ３０のゲート電極から拡散層の端までの距離Ｌａを長くすることができ、ＮｃｈＭＯＳトランジスタ３０が、拡散層とＳＴＩの絶縁膜との界面で発生するストレスによる欠陥の影響を受けなくなる。なお、ＮｃｈＭＯＳトランジスタ３０−１の拡散層の長さは、少なくとも隣に存在するＰｃｈＭＯＳトランジスタ３１−１の拡散層よりも長ければよい。また、ＮｃｈＭＯＳトランジスタ３０−１２８の拡散層の長さについてもＮｃｈＭＯＳトランジスタ３０−１の拡散層の長さと同様である。

次に、図１に示すように、第１のダミーメモリセルアレイロー４の下側には、スイッチブロック１２が配置され、さらに当該スイッチブロック１２の下側には、センスアンプブロック１５が配置される。スイッチブロック１２は、メモリセルのデータが読み出されたビット線ＢＬ［０〜２５５］の内、選択されたビット線ＢＬ［０〜２５５］のデータのみ転送する役割を果たす。センスアンプブロック１５は、スイッチブロック１２から転送されたデータを増幅して、出力回路に転送する役割を果たす。以下に、スイッチブロック１２およびセンスアンプブロック１５の回路構成について図面を参照しながら説明する。図５は、スイッチブロック１２およびセンスアンプブロック１５の回路構成を示した図である。図６は、図５のスイッチブロック１２およびセンスアンプブロック１５の一部を拡大した図である。なお、図５では、図面を見易くするために、各トランジスタの参照符号は省略してある。

ここで、図１７に示す従来のスイッチブロック１０１２およびセンスアンプブロック１０１５と、図５に示す本実施形態に係るスイッチブロック１２およびセンスアンプブロック１５とを比較する。まず、第１の相違点は、図６に示すように、隣り合うＮｃｈＭＯＳトランジスタ５１のソース同士がＮｃｈＭＯＳトランジスタ５４により接続されており、かつ、隣り合うＮｃｈＭＯＳトランジスタ５１のドレイン同士がＮｃｈＭＯＳトランジスタ５５により接続されていることである。さらに、第２の相違点は、図６に示すように、互いに隣り合うデータ線ＤＬ［０〜１２７］と反転データ線ＮＤＬ［０〜１２７］とがＮｃｈＭＯＳトランジスタ５６により接続されていることである。

以下に、スイッチブロック１２およびセンスアンプブロック１５の回路構成を図面を参照しながらより詳しく説明する。

まず、図６においては、スイッチブロック１２には、ビット線ＢＬ［０、１］、反転ビット線ＢＬ［０、１］、スイッチ選択信号線ＣＳＷ［０、１］および反転スイッチ選択信号線ＮＣＳＷ［０、１］が入力してくる。ビット線ＢＬ［０］には、ＰｃｈＭＯＳトランジスタ５０−１のソースおよびＮｃｈＭＯＳトランジスタ５１−１のソースが接続される。ＰｃｈＭＯＳトランジスタ５０−１のドレインおよびＮｃｈＭＯＳトランジスタ５１−１のドレインは、データ線ＤＬ［０］に接続される。また、ＰｃｈＭＯＳトランジスタ５０−１のゲートは、反転スイッチ選択信号線ＮＣＳＷ［０］に接続され、ＮｃｈＭＯＳトランジスタ５１−１のゲートは、スイッチ選択信号線ＣＳＷ［０］に接続される。

また、ＰｃｈＭＯＳトランジスタ５０−２のソースおよびＮｃｈＭＯＳトランジスタ５１−２のソースは、反転ビット線ＮＢＬ［０］に接続される。ＰｃｈＭＯＳトランジスタ５０−２のドレインおよびＮｃｈＭＯＳトランジスタ５１−２のドレインは、反転データ線ＮＤＬ［０］に接続される。また、ＰｃｈＭＯＳトランジスタ５０−２のゲートは、反転スイッチ選択信号線ＮＣＳＷ［０］に接続され、ＮｃｈＭＯＳトランジスタ５１−２のゲートは、スイッチ選択信号線ＣＳＷ［０］に接続される。

また、ＰｃｈＭＯＳトランジスタ５０−３のソースおよびＮｃｈＭＯＳトランジスタ５１−３のソースは、ビット線ＢＬ［１］に接続される。ＰｃｈＭＯＳトランジスタ５０−３のドレインおよびＮｃｈＭＯＳトランジスタ５１−３のドレインは、データ線ＤＬ［０］に接続される。また、ＰｃｈＭＯＳトランジスタ５０−３のゲートは、反転スイッチ選択信号線ＮＣＳＷ［１］に接続され、ＮｃｈＭＯＳトランジスタ５１−３のゲートは、反転スイッチ選択信号線ＣＳＷ［１］に接続される。

また、ＰｃｈＭＯＳトランジスタ５０−４のソースおよびＮｃｈＭＯＳトランジスタ５１−４のソースは、反転ビット線ＮＢＬ［１］に接続される。ＰｃｈＭＯＳトランジスタ５０−４のドレインおよびＮｃｈＭＯＳトランジスタ５１−４のドレインは、反転データ線ＮＤＬ［０］に接続される。また、ＮｃｈＭＯＳトランジスタ５１−４のゲートは、反転スイッチ選択信号線ＮＣＳＷ［１］に接続され、ＮｃｈＭＯＳトランジスタ５１−４のゲートは、スイッチ選択信号線ＣＳＷ［１］に接続される。

次に、ＰｃｈＭＯＳトランジスタ５２−１のソースとＰｃｈＭＯＳトランジスタ５２−２のソースとが接続され、ＮｃｈＭＯＳトランジスタ５３−１のソースとＮｃｈＭＯＳトランジスタ５３−２のソースとが接続される。ＰｃｈＭＯＳトランジスタ５２−１のゲート、ＮｃｈＭＯＳトランジスタ５３−１のゲート、ＰｃｈＭＯＳトランジスタ５２−２のドレインおよびＮｃｈＭＯＳトランジスタ５３−２のドレインは、反転データ線ＮＤＬ［０］に接続される。一方、ＰｃｈＭＯＳトランジスタ５２−１のドレイン、ＮｃｈＭＯＳトランジスタ５３−１のドレイン、ＰｃｈＭＯＳトランジスタ５２−２のゲートおよびＮｃｈＭＯＳトランジスタ５３−２のゲートは、データ線ＤＬ［０］に接続される。

ここで、本実施形態の特徴部分であるＮｃｈＭＯＳトランジスタ５４、５５および５６の接続について説明する。ＮｃｈＭＯＳトランジスタ５１−１のソースには、ＮｃｈＭＯＳトランジスタ５４−１の拡散層が接続される。ＮｃｈＭＯＳトランジスタ５１−２のソースおよびＮｃｈＭＯＳトランジスタ５１−３のソースには、ＮｃｈＭＯＳトランジスタ５４−２の拡散層が接続される。また、ＮｃｈＭＯＳトランジスタ５１−４のソースおよびＮｃｈＭＯＳトランジスタ５１−５のソースには、ＮｃｈＭＯＳトランジスタ５４−３の拡散層が接続される。そして、ＮｃｈＭＯＳトランジスタ５４のそれぞれのゲートは、アースされている。これにより、ＮｃｈＭＯＳトランジスタ５１同士の間で電流が流れない様にされている。

また、ＮｃｈＭＯＳトランジスタ５１−１のドレインと、ＮｃｈＭＯＳトランジスタ５１−２のドレインとには、ＮｃｈＭＯＳトランジスタ５５−１の拡散層が接続される。さらに、ＮｃｈＭＯＳトランジスタ５１−３のドレインと、ＮｃｈＭＯＳトランジスタ５１−４のドレインとには、ＮｃｈＭＯＳトランジスタ５５−２の拡散層が接続される。そして、それぞれのＮｃｈＭＯＳトランジスタ５５のゲートは、アースされている。

また、データ線ＤＬ［０］には、ＮｃｈＭＯＳトランジスタ５６−１の拡散層が接続される。さらに、反転データ線ＮＤＬ［０］とデータ線ＤＬ［１］とには、ＮｃｈＭＯＳトランジスタ５６−２の拡散層が接続される。そして、各ＮｃｈＭＯＳトランジスタ５６−１，２のゲートは、アースされている。これにより、隣り合うデータ線と反転データ線との間で電流が流れないようにされている。

以上のように、図６に示すようなビット線ＢＬ［０］〜反転ビット線ＮＢＬ［１］に囲まれた部分の回路構成が１２８個繰り返されることにより、図５に示すような回路が構成される。次に、図５に示すスイッチブロック１２およびセンスアンプブロック１５におけるトランジスタの配置について図面を参照しながら説明する。図７は、スイッチブロック１２のトランジスタの配置を示した図である。また、図８は、センスアンプブロック１５のトランジスタの配置を示した図である。なお、図中の白色の四角は、ゲート電極を示し、斜線に囲まれた四角は、拡散層を示す。また、拡散層は、便宜上、トランジスタのゲート電極下のチャネルが形成される領域も含めるものとする。

まず、スイッチブロック１２におけるトランジスタの配置について図７を用いて説明する。スイッチブロック１２の上段には、ＰｃｈＭＯＳトランジスタ５０−１〜５１２が、それぞれのゲート電極の長手方向が縦を向いた状態で、図面の横方向に並設される。ＰｃｈＭＯＳトランジスタ５０−１〜５１２の配置間隔は、メモリセルアレイ１のメモリセルの横方向の間隔と一致する。

同様に、スイッチブロック１２の下段には、ＮｃｈＭＯＳトランジスタ５１−１〜５１２が、それぞれのゲート電極の長手方向が縦を向いた状態で、図面の横方向に並設される。ＮｃｈＭＯＳトランジスタ５１−１〜５１２の配置間隔も、メモリセルアレイ１のメモリセルの横方向の間隔と一致する。さらに、ＮｃｈＭＯＳトランジスタ５１−１の左側には、ＮｃｈＭＯＳトランジスタ５４−１が設けられ、ＮｃｈＭＯＳトランジスタ５１−５１２の右側には、ＮｃｈＭＯＳトランジスタ５４−２５７が設けられる。また、並設されたＮｃｈＭＯＳトランジスタ５１−１〜５１２の間には、ＮｃｈＭＯＳトランジスタ５４−２〜２５６およびＮｃｈＭＯＳトランジスタ５５−１〜２５６が設けられる。具体的には、左からＮｃｈＭＯＳトランジスタ５１、ＮｃｈＭＯＳトランジスタ５５、ＮｃｈＭＯＳトランジスタ５１、ＮｃｈＭＯＳトランジスタ５４の順にトランジスタが配置される。そして、この並びを一組として、周期的に同じ構造が繰り返される。ここで、図面を参照しながら、ＮｃｈＭＯＳトランジスタ５１、５４および５５の関係について図９を用いて説明する。図９は、図７のＹ−Ｙ'における断面構造を示した図である。

図９に示すように、ビット線に接続されたＮｃｈＭＯＳトランジスタ５１と、動作しないＮｃｈＭＯＳトランジスタ５４および５５とが交互に配置される。各トランジスタは、隣に形成されたトランジスタと拡散層（ソースあるいはドレイン）を共有している。さらに、ＮｃｈＭＯＳトランジスタ５４および５５は、ゲート電極がアースされている。これは、図６において、ＮｃｈＭＯＳトランジスタ５４および５５が動作しないようにアースされていることに対応している。このように、ＮｃｈＭＯＳトランジスタ５１の間に、動作しないＮｃｈＭＯＳトランジスタ５４および５５が設けられることにより、ＳＴＩによる素子分離を行うことなくＮｃｈＭＯＳトランジスタ５１を分離することが可能となる。

また、図７に示すように、左端に存在するＮｃｈＭＯＳトランジスタ５４−１は、拡散層のソースが、第１のダミースイッチブロック１３まで延長されている。同様に、左端に存在するＮｃｈＭＯＳトランジスタ５４−２５７は、拡散層のドレインが、第１の第２のダミースイッチブロック１４まで延長されている。これにより、両端に存在するＮｃｈＭＯＳトランジスタ５１のゲート電極から拡散層の端までの距離Ｌａを長くすることができ、ＮｃｈＭＯＳトランジスタ５１が、拡散層とＳＴＩの絶縁膜との界面で発生するストレスによる欠陥の影響を受けなくなる。

次に、センスアンプブロック１５におけるトランジスタの配置について図８を用いて説明する。センスアンプブロック１５の上段には、ＰｃｈＭＯＳトランジスタ５２−１〜２５６が、それぞれのゲート電極の長手方向が縦を向くように、横方向に並設される。ＰｃｈＭＯＳトランジスタ５２−１〜２５６の配置間隔は、メモリセルアレイ１のメモリセルの間隔に依存している。なお、センスアンプブロック１５に含まれるＰｃｈＭＯＳトランジスタ５２の数は、２５６個であり、スイッチブロック１２に含まれるＰｃｈＭＯＳトランジスタ５０の数の半分である。そのため、ＰｃｈＭＯＳトランジスタ５２は、スイッチブロック１２に配置されたＰｃｈＭＯＳトランジスタ５０−１〜５１２の内、奇数番号が付されたものの下にのみ位置するように配置される。また、センスアンプブロック１５の下段には、ＮｃｈＭＯＳトランジスタ５３−１〜２５６が、それぞれのゲート電極の長手方向が縦を向いた状態で、図面の横方向に並設される。ＮｃｈＭＯＳトランジスタ５３−１〜２５６の配置間隔は、メモリセルアレイ１のメモリセルの間隔に依存している。さらに、ＮｃｈＭＯＳトランジスタ５３−１〜２５６の内、奇数が付されたものの左側には、ＮｃｈＭＯＳトランジスタ５６が配置される。さらに、右端のＮｃｈＭＯＳトランジスタ５３−２５６の右側には、ＮｃｈＭＯＳトランジスタ５６−１２９が配置される。ここで、図面を参照しながら、ＮｃｈＭＯＳトランジスタ５３と５６との関係について図１０を用いて説明する。図１０は、図８のＺ−Ｚ'における断面構造を示した図である。

図１０に示すように、ＮｃｈＭＯＳトランジスタ５３の間に、動作しないＮｃｈＭＯＳトランジスタ５６が一つおきに配置される。各トランジスタは、隣に形成されたトランジスタと拡散層（ソースあるいはドレイン）を共有している。さらに、ＮｃｈＭＯＳトランジスタ５６は、ゲート電極がアースされている。これは、図６において、ＮｃｈＭＯＳトランジスタ５６のゲートが動作しないようにアースされていることに対応している。このように、このようにＮｃｈＭＯＳトランジスタ５３の間に、動作しないＮｃｈＭＯＳトランジスタ５６が設けられることにより、ＳＴＩによる素子分離を行うことなくＮｃｈＭＯＳトランジスタ５３同士を分離することが可能となる。

また、図８に示すように、左端に存在するＮｃｈＭＯＳトランジスタ５６−１は、拡散層のソースが、第１のダミーセンスアンプブロック１６まで延長されている。同様に、左端に存在するＮｃｈＭＯＳトランジスタ５６−１２９は、拡散層のドレインが、第１の第２のダミーセンスアンプブロック１７まで延長されている。これにより、両端に存在するＮｃｈＭＯＳトランジスタ５３のゲート電極から拡散層の端までの距離Ｌａを長くすることができ、ＮｃｈＭＯＳトランジスタ５３が、拡散層とＳＴＩの絶縁膜との界面で発生するストレスによる欠陥の影響を受けなくなる。

最後に、上記のように構成された半導体記憶装置について、以下にその動作について説明する。ここでは、メモリセルアレイ１中のメモリセルＭＣが選択されて、選択されたメモリセルＭＣからデータが読み出される際の動作について説明する。以下に、その一例として、ワード線ＷＬ［０］とビット線［０］との両方に接続されたメモリセルＭＣのデータが読み出される場合について説明する。

まず、ワード線ＷＬ［０］が選択される場合には、図２において、アドレス入力により、ローデコーダブロック７内のローデコード信号ＲＡＤ１[０]、ＲＡＤ２[０]が選択される。具体的には、ローデコード信号ＲＡＤ１［０］およびＲＡＤ２［０］がＨｉｇｈレベルになる。応じて、ローデコード信号ＲＡＤ１［０］およびＲＡＤ２［０］が接続されたＮＡＮＤ回路の出力がＬｏｗになる。これにより、当該ＮＡＮＤ回路に接続されたＣＭＯＳインバータへの入力がＬｏｗとなる。すなわち、当該ＣＭＯＳインバータを構成するＮｃｈＭＯＳトランジスタ３０−１およびＰｃｈＭＯＳトランジスタ３１−１のゲート電位がＬｏｗとなる。ＣＭＯＳインバータは、入力がＬｏｗであるので、接続されているワード線ＷＬ［０］に対してＨｉｇｈの電位を出力する。これにより、ワード線ＷＬ［０］が選択され、当該ワード線ＷＬ［０］に接続されたメモリセルＭＣが選択される。そして、選択されたメモリセルＭＣから、ビット線ＢＬ［０〜２５５］に信号が読み出される。

ビット線ＢＬ［０〜２５５］に信号が読み出されると、図６において、アドレス入力がされることにより、コラムスイッチ選択信号線ＣＳＷ［０］と反転コラムスイッチ選択信号線ＮＣＳＷ［０］が選択される。具体的には、スイッチ選択信号線ＣＳＷ［０］がＨｉｇｈレベルになり、反転スイッチ選択信号線ＮＣＳＷ［０］がＬｏｗレベルになる。応じて、ビット線ＢＬ［０］とスイッチ選択信号線ＣＳＷ［０］および反転スイッチ選択信号線ＮＣＳＷ［０］とをつなぐＰｃｈＭＯＳトランジスタ５０−１およびＮｃｈＭＯＳトランジスタ５１−１がＯｎ状態になる。さらに、反転ビット線ＮＢＬ［０］とスイッチ選択信号線ＣＳＷ［０］および反転スイッチ選択信号線ＮＣＳＷ［０］とをつなぐＰｃｈＭＯＳトランジスタ５０−２およびＮｃｈＭＯＳトランジスタ５１−２がＯｎ状態になる。これにより、ビット線ＢＬ［０］に読み出されているデータは、ＰｃｈＭＯＳトランジスタ５０−１およびＮｃｈＭＯＳトランジスタ５１−１を介して、データ線ＤＬ［０］に転送される。同様に、反転ビット線ＮＢＬ［０］に読み出されているデータは、ＰｃｈＭＯＳトランジスタ５０−２およびＮｃｈＭＯＳトランジスタ５１−２を介して、反転データ線［０］に転送される。

次に、センスアンプ活性化信号ＳＥがＨｉｇｈにされる。応じて、ＰｃｈＭＯＳトランジスタ５２−１および２と、ＮｃｈＭＯＳトランジスタ５３−１および２により構成されるセンスアンプは、このデータ線ＤＬ［０］と反転データ線ＮＤＬ［０］との間の微小な電位差を比較し、さらに、当該電位差を増幅する。この後、センスアンプは、増幅した電位差を外部回路に出力する。これにより、メモリセルＭＣからデータが読み出される。

以上のように、本実施形態に係る半導体記憶装置によれば、ＳＴＩにより素子分離することなくＮｃｈＭＯＳトランジスタを電気的に絶縁することが可能となる。そのため、ＮｃｈＭＯＳトランジスタおよびその配置を設計ルールの最小値またはそれに近い値で設計することが可能となる。その結果、半導体記憶装置のコンパクト化を図ることができると共に、ＮｃｈＭＯＳトランジスタをメモリセルの間隔に合わせて配置することが容易となる。具体的に以下に説明する。

ＮｃｈＭＯＳトランジスタは、ＳＴＩにより分離される際には、絶縁膜と拡散層との間でストレスが生じ、欠陥が大量に発生する。このような欠陥は、ＮｃｈＭＯＳトランジスタに流れる電流を減少させてしまい、ゲート電極端から拡散層端までの長さＬａが短くなればなるほど、電流の減少は顕著に表れる。

これに対して、本発明に係る半導体記憶装置によれば、並設されたＮｃｈＭＯＳトランジスタの間に、ゲートが接地されたＮｃｈＭＯＳトランジスタが拡散層を共有した状態で設けられる。そのため、ＳＴＩによる阻止分離を行うことなく、ＮｃｈＭＯＳトランジスタを電気的に絶縁することが可能となる。その結果、ＳＴＩによるＮｃｈＭＯＳトランジスタへの悪影響を考慮することなく設計ルールの最小またはそれに近い値でＮｃｈＭＯＳトランジスタおよびその間隔を設計することが可能となる。

また、上記の様に設計ルールの最小値またはそれに近い値で設計することが可能となることにより、ＮｃｈＭＯＳトランジスタをメモリセルの間隔に対応させて配置することが容易となる。その結果、半導体記憶装置の回路設計が容易となる。

また、Ｌａが短くなると、ＰｃｈＭＯＳトランジスタでは、電流が増加する。そのため、ＰｃｈＭＯＳトランジスタの場合には、できるだけ設計ルールの最小値に近い値で設計し、隣り合うＰｃｈＭＯＳトランジスタの拡散層同士の間をＳＴＩにより素子分離することで、ＰｃｈＭＯＳトランジスタの特性を向上させることが可能となる。

また、本実施形態に係る半導体記憶装置によれば、両端に存在するＮｃｈＭＯＳトランジスタの拡散層が延長されているので、当該両端に存在するＮｃｈＭＯＳトランジスタのゲート電極端から拡散層端までの距離Ｌａを大きくすることができ、当該ＮｃｈＭＯＳトランジスタに流れる電流を大きくすることが可能となる。具体的に以下に説明する。

ワードドライバブロック、スイッチブロックあるいはセンスアンプブロックの端に存在するＮｃｈＭＯＳトランジスタのゲート電極端から拡散層端までの長さＬａが、設計ルールの最小または、それに近い値ままであると、当該ＮｃｈＭＯＳトランジスタのみトランジスタ特性が変化し、電流の減少をまねいてしまう。そのため、当該ＮｃｈＭＯＳトランジスタに接続されたワード線あるいはビット線の立下り時間が、他のワード線あるいはビット線にくらべ遅くなってしまう。その結果、メモリ全体の性能が劣化してしまう。

これに対して、本実施形態に係る半導体装置では、スイッチブロック等の端に存在するＮｃｈＭＯＳトランジスタの拡散層が延長されている。その結果、ＮｃｈＭＯＳトランジスタのゲート電極端から拡散層端までの長さＬａを長くすることが可能となり、当該ＮｃｈＭＯＳトランジスタを流れる電流を大きくすることが可能となる。すなわち、当該ＮｃｈＭＯＳトランジスタに接続されたワード線あるいはビット線の立ち上がり時間を、他のワード線あるいはビット線と同じにすることができ、メモリ全体の性能を向上させることが可能となる。なお、この際、メモリセル領域において、動作可能な通常のメモリセルの外側に、動作しないダミーメモリセルを配置することが望ましい。これにより、ゲート電極端から拡散層端までの長さＬａを長くするためのスペースが確保できる。

なお、本実施形態に係るワードドライバブロックでは、図３に示すように、上端および下端に存在するＮｃｈＭＯＳトランジスタの拡散層は、延長されているが、当該延長された拡散層にさらに動作しないトランジスタが形成されてもよい。以下に、図面を用いて説明する。図１１は、この場合におけるワードドライバブロック内のトランジスタの配置を示した図である。

図１１に示すワードドライバブロックと図３に示すワードドライバブロックとの相違点は、第１のダミーワードドライバブロック８および第２のダミーワードドライバブロック９に、ＮｃｈＭＯＳトランジスタ３３−１〜８とＰｃｈＭＯＳトランジスタ３４−１〜４が設けられていることである。具体的には、ＮｃｈＭＯＳトランジスタ３０−１の拡散層が下方向に延長され、この延長された拡散層上に、ＮｃｈＭＯＳトランジスタ３３−１〜４が設けられる。同様に、ＮｃｈＭＯＳトランジスタ３０−１２８の拡散層が上方向に延長され、この延長された拡散層上に、ＮｃｈＭＯＳトランジスタ３３−５〜８が設けられる。さらに、ＰｃｈＭＯＳトランジスタ３１−１の下方向には、ＰｃｈＭＯＳトランジスタ３４−１および２が並設され、ＰｃｈＭＯＳトランジスタ１２８の上方向には、ＰｃｈＭＯＳトランジスタ３４−３および４が並設される。なお、これ以外については、両者は、全く同じであるので、説明を省略する。なお、図１２は、この場合におけるワードブロックおよびローデコーダブロックの回路構成を示した図である。

このように、動作しないダミーメモリセルが設けられる第１のダミーメモリセルアレイおよび第２のダミーメモリセルの存在によりできる第１のダミーワードドライバブロックおよび第２のダミーワードドライバブロックの領域にＮｃｈＭＯＳトランジスタが設けられることにより、ワードドライバブロックの上端および下端に設けられたＮｃｈＭＯＳトランジスタの拡散層を長くとることが可能となる。その結果、両端に存在するＮｃｈＭＯＳトランジスタに流れる電流を大きくすることが可能となる。

なお、本実施形態では、ＳＲＡＭについて説明したが、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）やフラッシュメモリやＲＯＭ（リードオンリーメモリ）や強誘電体メモリーやＭＲＡＭ（マグネティックメモリ）についても同様の効果をあげることができる。

また、本実施形態では、半導体記憶装置について説明を行ったが、上記の様にＮｃｈＭＯＳトランジスタの間をＮｃｈＭＯＳトランジスタで埋めることは、他の半導体装置に対しても適用可能である。このような半導体装置としては、メモリセルのような半導体素子がアレイ状に配置され、その周囲にトランジスタが周期的に配置されているものであればよく、例えば、固体撮像素子等が挙げられる。

本発明に係る半導体記憶装置は、メモリ等のようにアレイ状に記憶素子が配置され、その周囲にトランジスタが規則的に多数配置された半導体装置の回路動作の安定化およびコンパクト化を図ることが必要な同じ構成を有する複数の素子がアレイ状に配置された半導体装置等の用途にも適用できる。

本発明に係る半導体記憶装置の構成を示すブロック図 本発明に係る半導体記憶装置のローデコーダブロックおよびワードドライバブロックの回路構成を示す図 ワードドライバブロック内のトランジスタの配置を示した図 ワードドライバブロックのＮｃｈトランジスタの断面構造を示した図 本発明に係る半導体記憶装置のスイッチブロックおよびセンスアンプブロックの回路構成を示す図 スイッチブロックおよびセンスアンプブロックの回路構成を示す図の拡大図 スイッチブロック内のトランジスタの配置を示した図 センスアンプブロック内のトランジスタの配置を示した図 スイッチブロック内のＮｃｈＭＯＳトランジスタの断面構造を示した図 センスアンプブロック内のＮｃｈＭＯＳトランジスタの断面構造を示した図 ワードドライバブロック内のトランジスタの配置のその他の例を示した図 ワードドライバブロック内の回路構成のその他の例を示した図 従来の半導体記憶装置の構成を示すブロック図 メモリセルアレイの構成を示す図 従来のローデコーダブロックおよびワードドライバブロックの回路構成を示す図 従来のワードドライバブロック内のトランジスタの配置を示す図 従来のスイッチブロックおよびセンスアンプブロックの回路構成を示す図 従来のスイッチブロックおよびセンスアンプブロック内のトランジスタの配置を示す図

符号の説明

１ メモリセルアレイ
２ 第２のダミーメモリセルアレイロー
３ 第２のダミーメモリセルアレイコラム
４ 第１のダミーメモリセルアレイロー
５ 第１のダミーメモリセルアレイコラム
６ ワードドライバブロック
７ ローデコーダブロック
８ 第１のダミーワードドライバブロック
９ 第２のダミーワードドライバブロック
１０ 第１のダミーローデコーダブロック
１１ 第２のダミーローデコーダブロック
１２ スイッチブロック
１３ 第１のダミースイッチブロック
１４ 第２のダミースイッチブロック
１５ センスアンプブロック
１６ 第１のダミーセンスアンプブロック
１７ 第２のダミーセンスアンプブロック
１８ コントロール回路
３０、３２、３３、３４、５１、５３、５４、５５、５６ ＮｃｈＭＯＳトランジスタ
３１、５０、５２ ＰｃｈＭＯＳトランジスタ

Claims (8)

1. 長方形状の第１の領域と、第１の領域の周辺領域において、前記第１の領域と平行に配置され、前記第１の領域の一辺に対応する長手方向の辺と、前記第１の領域の別の一辺と同一直線上に存在する短手方向の辺を有する長方形状の第２の領域と、前記第２の領域の短手方向の辺に隣接する長方形状の第３の領域とを備えた半導体記憶装置であって、
   前記第１の領域には、複数のメモリセルがアレイ状に配置されており、
   前記第２の領域には、メモリセルを駆動させるために当該複数のメモリセルの間隔に依存させて複数のＮｃｈＭＯＳトランジスタが並設され、前記複数のＮｃｈＭＯＳトランジスタに並行させて複数のＰｃｈＭＯＳトランジスタが並設され、前記複数のＮｃｈＭＯＳトランジスタのそれぞれの間において、隣り合うトランジスタと拡散層を共通化させた状態で形成され、ゲート電極が接地されることにより、当該隣り合うトランジスタ同士を電気的に絶縁する複数のダミートランジスタが配置されており、
   前記複数のＮｃｈＭＯＳトランジスタ、前記複数のＰｃｈＭＯＳトランジスタは、それぞれ前記第２の領域の長手方向に並設されており、
   前記複数のＮｃｈＭＯＳトランジスタが形成される領域と、前記複数のＰｃｈＭＯＳトランジスタの各々が形成される各領域とは、それぞれがＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により素子分離されており、
   前記第２領域において最も端に存在するＮｃｈＭＯＳトランジスタの前記第３領域側の拡散層は、前記第３領域に延設されており、
   前記第２領域において最も端に存在するＮｃｈＭＯＳトランジスタのゲート電極からゲート長方向の素子分離領域までの距離は、前記第２領域において最も端に存在するＰｃｈＭＯＳトランジスタのゲート電極からゲート長方向の素子分離領域までの距離よりも長いことを特徴とする、半導体記憶装置。
2. 複数の前記ＮｃｈＭＯＳトランジスタおよび複数の前記ＰｃｈＭＯＳトランジスタは、アレイ状に配置された前記メモリセルの行を選択するための複数のワード線を駆動させるためのワードドライバに用いられることを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記ＮｃｈＭＯＳトランジスタと前記ＰｃｈＭＯＳトランジスタとは、ＣＭＯＳインバータを構成し、
   前記ワード線は、前記ＣＭＯＳインバータの出力となる、前記ＮｃｈＭＯＳトランジスタと前記ダミートランジスタとで共通化された拡散層に接続されていることを特徴とする、請求項２に記載の半導体記憶装置。
4. 複数の前記ＮｃｈＭＯＳトランジスタおよび複数の前記ＰｃｈＭＯＳトランジスタは、前記複数のメモリセルから信号を読み出す複数のビット線を駆動させるための複数のスイッチに用いられることを特徴とする、請求項１に記載の半導体記憶装置。
5. 各前記スイッチは、前記ＮｃｈＭＯＳトランジスタの拡散層と前記ＰｃｈＭＯＳトランジスタの拡散層とが互いに接続され、さらに当該ＮｃｈＭＯＳトランジスタのゲートと前記ＰｃｈＭＯＳトランジスタのゲートとが、各当該スイッチを駆動させるための信号線に接続されることにより構成され、
   前記スイッチに含まれるＮｃｈＭＯＳトランジスタの拡散層は、隣接する前記スイッチに含まれるＮｃｈＭＯＳトランジスタの拡散層と前記ダミートランジスタにより分離されていることを特徴とする、請求項４に記載の半導体記憶装置。
6. 複数の前記ＮｃｈＭＯＳトランジスタおよび複数の前記ＰｃｈＭＯＳトランジスタは、前記複数のメモリセルから読み出された信号を増幅する複数のセンスアンプに用いられることを特徴とする、請求項１に記載の半導体記憶装置。
7. 前記ダミートランジスタは、互いに隣接するセンスアンプに含まれる前記ＮｃｈＭＯＳトランジスタの拡散層同士を分離するように配置されることを特徴とする、請求項６に記載の半導体記憶装置。
8. 更に、前記第１の領域の四辺を取り囲むように配置され、前記第２の領域に隣接する第４の領域を備え、
   前記第４の領域には動作しない複数のダミーメモリセルが配置されている
   ことを特徴とする、請求項１に記載の半導体記憶装置。

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