KR102352153B1 - 집적회로 장치 및 이의 제조 방법 - Google Patents

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Abstract

집적회로 장치는 기판 상에 제1 방향으로 연장하는 제1 및 제2 핀형 활성 영역, 상기 제1 및 제2 핀형 활성 영역과 교차하는 제2 방향으로 일직선 상에서 연장되며, 상기 제1 및 제2 핀형 활성 영역과 각각 교차하는 제1 및 제2 게이트 라인, 상기 제1 게이트 라인 일측 상의 상기 제1 핀형 활성 영역 상에 형성되며, 상기 제1 게이트 라인과 접촉하는 제1 콘택 구조물, 및 상기 제2 핀형 활성 영역 상에서 상기 제2 게이트 라인 일측 상에 형성되는 제2 콘택 구조물을 포함하며, 상기 제1 콘택 구조물은 금속 실리사이드 물질을 포함하는 제1 하부 콘택 및 상기 제1 하부 콘택 상의 제1 상부 콘택을 포함하고, 상기 제2 콘택 구조물은 금속 실리사이드 물질을 포함하는 제2 하부 콘택 및 상기 제2 하부 콘택 상의 제2 상부 콘택을 포함한다.

Description

집적회로 장치 및 이의 제조 방법{Integrated circuit device and method for manufacturing the same}
본 발명의 기술적 사상은 집적회로 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계 효과 트랜지스터를 포함하는 집적회로 장치 및 이의 제조 방법에 관한 것이다.
전자 기기의 고속화를 구현하기 위하여 전자 기기에 포함되는 반도체 장치가 미세화되고 있다. 반도체 장치의 미세화를 위한 기술 중 하나로서, 기판으로부터 돌출하는 핀(fin) 상에 게이트를 형성하여, 상기 핀을 3차원 채널로서 사용하는 핀 전계 효과 트랜지스터(finFET)가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 집적 밀도와 성능이 향상된 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판 상에 제1 방향으로 연장하는 제1 및 제2 핀형 활성 영역; 상기 제1 및 제2 핀형 활성 영역과 교차하는 제2 방향으로 일직선 상에서 연장되며, 상기 제1 및 제2 핀형 활성 영역과 각각 교차하는 제1 및 제2 게이트 라인; 상기 제1 게이트 라인 일측 상의 상기 제1 핀형 활성 영역 상에 형성되며, 상기 제1 게이트 라인과 접촉하는 제1 콘택 구조물; 및 상기 제2 핀형 활성 영역 상에서 상기 제2 게이트 라인 일측 상에 형성되는 제2 콘택 구조물을 포함하며, 상기 제1 콘택 구조물은 금속 실리사이드 물질을 포함하는 제1 하부 콘택 및 상기 제1 하부 콘택 상의 제1 상부 콘택을 포함하고, 상기 제2 콘택 구조물은 금속 실리사이드 물질을 포함하는 제2 하부 콘택 및 상기 제2 하부 콘택 상의 제2 상부 콘택을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 콘택 구조물의 제1 상부 콘택이 상기 제1 게이트 라인 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 하부 콘택은 상기 제2 방향으로 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 핀형 활성 영역은 상기 기판으로부터 상기 기판의 주면에 수직한 방향으로 돌출되며, 상기 제1 하부 콘택은 상기 제1 핀형 활성 영역의 양 측벽 및 상면을 덮고 상기 제2 핀형 활성 영역의 양 측벽 및 상면을 덮도록 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 콘택이 상기 제1 방향으로 상기 제2 상부 콘택보다 더 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 콘택이 상기 제1 방향으로 제1 하부 콘택보다 더 큰 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 콘택과 접촉하는 상기 제1 게이트 라인 부분은 더미 게이트일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 콘택과 접촉하는 상기 제1 게이트 라인 부분은 상기 제1 핀형 활성 영역 측벽과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 콘택은 상기 제1 하부 콘택 상에서 상기 제1 하부 콘택에 접촉하는 제1 부분과, 상기 제1 부분 일측 상에서 하방으로 돌출되며, 상기 제1 게이트 라인에 접촉하는 제2 부분을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 콘택의 상기 제2 부분이 상기 제1 하부 콘택 상면보다 낮은 레벨 상에 위치하는 바닥면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 하부 콘택 상면이 상기 제1 게이트 라인 상면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 구조물은 상기 제2 하부 콘택의 측벽 및 바닥면을 둘러싸는 제1 하부 배리어 막을 더 포함하고, 상기 제2 콘택 구조물은 상기 제2 하부 콘택의 측벽 및 바닥면을 둘러싸는 제2 하부 배리어 막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 핀형 활성 영역은 한 쌍의 P형 활성 영역이고, 상기 제2 핀형 활성 영역은 한 쌍의 N형 활성 영역이며, 상기 한 쌍의 N형 활성 영역 사이에서 상기 한 쌍의 P형 활성 영역이 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 P형 활성 영역 사이의 제1 간격은 상기 한 쌍의 P형 활성 영역 중 하나의 P형 활성 영역과 이에 인접한 상기 한 쌍의 N형 활성 영역중 하나의 N형 활성 영역 사이의 제2 간격과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 핀형 활성 영역은 한 쌍의 P형 활성 영역이고, 상기 제2 핀형 활성 영역은 두 쌍의 N형 활성 영역이며, 상기 한 쌍의 P형 활성 영역의 양측에 상기 두 쌍의 N형 활성 영역 중 각각 한 쌍의 N형 활성 영역이 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 P형 활성 영역 사이의 제1 간격은 상기 한 쌍의 P형 활성 영역 중 하나의 P형 활성 영역과 이에 인접한 상기 두 쌍의 N형 활성 영역중 하나의 N형 활성 영역 사이의 제2 간격과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 한 쌍의 P형 활성 영역 사이의 제1 간격은 상기 두 쌍의 N형 활성 영역 중 한 쌍의 N형 활성 영역 사이의 제3 간격보다 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판 상에 형성된 복수의 SRAM 셀을 포함하는 SRAM 어레이를 포함하고, 상기 SRAM 어레이는, 기판 상에서 제1 방향으로 연장하는 복수의 제1 핀형 활성 영역 및 복수의 제2 핀형 활성 영역; 상기 복수의 제1 및 제2 핀형 활성 영역과 교차하는 제2 방향으로 연장하며, 상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역과 각각 교차하는 제1 게이트 라인 및 제2 게이트 라인; 상기 복수의 제1 핀형 활성 영역 중 하나의 제1 핀형 활성 영역 상에서, 상기 제1 게이트 라인 일측에 형성되는 제1 콘택 구조물; 및 상기 복수의 제2 핀형 활성 영역 중 하나의 제2 핀형 활성 영역 상에서, 상기 제2 게이트 라인 일측에 형성되는 제2 콘택 구조물을 포함하며, 상기 제1 콘택 구조물은, 상기 복수의 제1 핀형 활성 영역 상에 형성되는 제1 하부 콘택, 상기 제1 하부 콘택 상에 형성되며, 상기 제1 게이트 라인 일부와 접촉하는 제1 상부 콘택, 및 상기 제1 하부 콘택의 측벽을 둘러싸는 제1 하부 배리어막을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 하부 콘택은 금속 실리사이드 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 구조물은, 상기 복수의 제2 핀형 활성 영역 상에 형성되는 제2 하부 콘택, 및 상기 제2 하부 콘택 상에 형성되며, 상기 제1 게이트 라인 또는 상기 제2 게이트 라인과 접촉하지 않는 제2 상부 콘택을 포함하며, 상기 제1 하부 콘택의 상면이 상기 제2 하부 콘택의 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 하부 콘택은 상기 제2 방향으로 연장하여 상기 복수의 제2 핀형 활성 영역과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 활성 영역과 교차하는 상기 제1 게이트 라인 부분은 상기 복수의 제1 활성 영역의 측벽 상에 위치하며, 상기 복수의 상기 제1 게이트 라인 부분은 더미 트랜지스터를 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 SRAM 어레이는 각각 풀업트랜지스터와 풀다운 트랜지스터를 포함하는 복수의 인버터, 상기 복수의 인버터의 출력 노드에 각각 연결되는 복수의 패스 트랜지스터를 포함하고, 상기 제1 게이트 라인은 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터에 의해 공유되고 상기 제2 게이트 라인은 상기 복수의 패스 트랜지스터 중에서 선택되는 2개의 패스 트랜지스터에 의해 공유될 수 있다.
예시적인 실시예들에 있어서, 상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고, 상기 제2 게이트 라인은 상기 복수의 NMOS 트랜지스터 중에서 선택되는 2 개의 NMOS 트랜지스터에 의해 공유될 수 있다.
예시적인 실시예들에 있어서, 상기 SRAM 어레이는 복수의 NMOS 트랜지스터 및 복수의 PMOS 트랜지스터를 포함하고, 상기 제1 게이트 라인은 상기 복수의 NMOS 트랜지스터 및 상기 복수의 PMOS 트랜지스터 중에서 선택되는 서로 다른 도전형의 채널을 갖는 2 개의 트랜지스터에 의해 공유될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치의 제조 방법은, 기판 상에 상기 기판의 주면에 평행한 제1 방향으로 연장하는 제1 및 제2 핀형 활성 영역을 형성하는 단계; 상기 제1 및 제2 핀형 활성 영역 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하며, 상기 제1 및 제2 핀형 활성 영역과 각각 교차하는 제1 게이트 라인 및 제2 게이트 라인을 형성하는 단계; 상기 제1 게이트 라인 일측 상의 상기 제1 핀형 활성 영역 상에 금속 실리사이드 물질을 포함하는 제1 콘택 구조물을 형성하고, 상기 제2 게이트 라인 일측 상의 상기 제2 핀형 활성 영역 상에 금속 실리사이드 물질을 포함하는 제2 콘택 구조물을 형성하는 단계;를 포함한다.
예시적인 실시예들에 있어서, 상기 제1 콘택 구조물 및 상기 제2 콘택 구조물을 형성하는 단계는, 상기 제1 및 제2 게이트 라인, 상기 제1 및 제2 핀형 활성 영역을 커버하는 층간 절연막을 형성하는 단계; 상기 층간 절연막에 상기 제1 게이트 라인 일측 상의 상기 제1 핀형 활성 영역 부분을 노출시키는 제1 개구부를 형성하고, 상기 층간 절연막에 상기 제2 게이트 라인 일측 상의 상기 제2 핀형 활성 영역 부분을 노출시키는 제2 개구부를 형성하는 단계; 및 상기 제1 개구부 및 상기 제2 개구부에 금속 실리사이드 물질을 채움으로써 상기 제1 및 제2 개구부 내에 각각 제1 하부 콘택 및 제2 하부 콘택을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 구조물 및 상기 제2 콘택 구조물을 형성하는 단계는, 상기 제1 및 제2 개구부 내벽 및 바닥부 상에 제1 및 제2 배리어막을 형성하는 단계, 및 상기 제1 및 제2 배리어막 상에 상기 제1 및 제2 개구부를 채우는 상기 제1 및 제2 하부 콘택을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구부를 형성하는 단계는, 상기 제1 게이트 라인 일측 상의 상기 제1 핀형 활성 영역 부분과 함께 상기 제1 게이트 라인 상면 일부를 노출시키는 상기 제1 개구부를 형성하는 단계를 포함할 수 있다.
상기 집적회로 장치는 금속 실리사이드 물질을 포함하는 제1 및 제2 콘택 구조물을 포함할 수 있고, 상기 제1 및 제2 콘택 구조물은 상대적으로 감소된 콘택 저항을 가질 수 있다. 따라서 상기 집적회로 장치는 향상된 집적 밀도와 성능을 가질 수 있다.
도 1a 내지 도 1f는 예시적인 실시예들에 따른 집적회로 장치를 도시한 도면들로서, 도 1a는 집적회로 장치의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a의 집적회로 장치를 나타내는 평면도이며, 도 1c는 도 1a의 1A-1A' 선을 따른 단면도이고, 도 1d는 도 1a의 1B-1B' 선을 따른 단면도이고, 도 1e는 도 1a의 1C-1C' 선을 따른 단면도이며, 도 1f는 도 1a의 1D-1D' 선을 따른 단면도이다.
도 2는 예시적인 실시예들에 따른 집적회로 장치를 설명하기 위한 회로도이다.
도 3a 내지 도 3g는 예시적인 실시예들에 따른 집적회로 장치의 주요 구성을 도시한 도면들로서, 도 3a는 집적회로 장치의 주요 구성을 도시한 평면도이며, 도 3b는 도 3a의 핀형 활성 영역과 게이트 라인의 배열을 간략히 도시한 레이아웃도이고, 도 3c는 도 3a의 SRAM 셀의 확대도이며, 도 3d는 도 3a의 3D-3D' 선을 따른 단면도이고, 도 3e는 도 3a의 3E-3E' 선을 따른 단면도이고, 도 3f는 도 3a의 3F-3F' 선을 따른 단면도이며, 도 3g는 도 3a의 3G-3G' 선을 따른 단면도이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 집적회로 장치의 주요 구성을 도시한 도면들로서, 도 4a는 집적회로 장치의 주요 구성을 도시한 평면도이며, 도 4b는 도 4a의 핀형 활성 영역과 게이트 라인의 배열을 간략히 도시한 레이아웃도이고, 도 4c는 도 4a의 4C-4C' 선을 따른 단면도이고, 도 4d는 도 4a의 4D-4D' 선을 따른 단면도이다.
도 5a 및 도 5b, 도 6a 및 도 6b, 도 7 내지 도 11은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12는 예시적인 실시예들에 따른 불휘발성 메모리 소자의 블록도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 예시적인 전자 시스템을 설명하는 도면이다.
도 14는 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 예시적인 메모리 시스템을 설명하는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1f는 예시적인 실시예들에 따른 집적회로 장치를 도시한 도면들로서, 도 1a는 집적회로 장치(100)의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a의 집적회로 장치(100)를 나타내는 평면도이며, 도 1c는 도 1a의 1A-1A' 선을 따른 단면도이고, 도 1d는 도 1a의 1B-1B' 선을 따른 단면도이고, 도 1e는 도 1a의 1C-1C' 선을 따른 단면도이며, 도 1f는 도 1a의 1D-1D' 선을 따른 단면도이다. 도 1a에는 편의상 제1 및 제2 상부 배리어막(142U, 144U) 및 제1 및 제2 하부 배리어막(142L, 144L)이 생략되어 도시된다.
도 1a 내지 도 1f를 참조하면, 집적회로 장치(100)는 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)이 형성된 기판(110)을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(110)은 실리콘, 저머늄, 실리콘 저머늄, 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenide), 인듐 비소(indium arsenide), 및 인듐 포스파이드(indium phosphide)와 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 다른 실시예들에 있어서, 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 및 제2 핀형 활성 영역(FA1, FA2)은 기판(110)으로부터 기판(110)의 주면에 수직한 Z 방향으로 돌출될 수 있고, 각각 제1 도전형 채널 영역(CH1) 및 제2 도전형 채널 영역(CH2)을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 도전형 채널 영역(CH1)은 PMOS용 채널 영역이고, 제2 도전형 채널 영역(CH2)은 NMOS용 채널 영역일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 및 제2 핀형 활성 영역(FA1, FA2)은 기판(110)의 주면에 평행한 제1 방향(X 방향)으로 연장할 수 있다. 예를 들어, 핀형 활성 영역(FA1)은 연장 방향인 X 방향으로 장변을 가지며, X 방향에 수직한 Y 방향으로 단변을 가질 수 있다.
제1 및 제2 핀형 활성 영역(FA1, FA2) 사이에는 X 방향으로 연장하는 제1 트렌치(도시되지 않음)가 형성될 수 있고, 상기 제1 트렌치에 소자 분리막(112)이 형성될 수 있다. 기판(110) 상에서 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 제1 및 제2 핀형 활성 영역(FA1, FA2)이 연장하는 방향과 교차하는 제2 방향(Y 방향)으로 일직선 상에서 연장될 수 있다. 제1 게이트 라인(GL1)은 소자 분리막(112) 위에서 제1 핀형 활성 영역(FA1)의 상면 및 양 측면을 덮으면서 제1 핀형 활성 영역(FA1)과 교차하여 연장되고, 제2 게이트 라인(GL2)은 소자분리막(112) 위에서 제2 핀형 활성 영역(FA2)의 상면 및 양 측면을 덮으면서 제2 핀형 활성 영역(FA2)과 교차하여 연장될 수 있다.
제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 각각 제2 방향(Y 방향)으로 연장되고 기판(110) 상의 제1 레벨(LV1)에서 기판(110)의 상면과 평탄하게 연장하는 상면을 가질 수 있다. 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 상기 상면은 각각 기판(110)의 연장 방향, 즉 X-Y 평면의 연장 방향과 평행하게 연장될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속층 및 금속 질화물층은 각각 ALD (atomic layer deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 퇴적될 때 퇴적을 용이하게 하기 위한 접착층(wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에서 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 및 상면 상에 배치될 수 있다. 상기 갭필 금속막은 W 막 또는 TiN 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 및 상면 상에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
제1 게이트 라인(GL1)과 제1 핀형 활성 영역(FA1) 사이에는 게이트 절연막(120)이 개재되고, 제1 게이트 라인(GL1)의 양 측벽에는 게이트 스페이서(130)가 형성될 수 있다. 게이트 절연막(120)은 제1 게이트 라인(GL1)과 게이트 스페이서(130) 사이에도 개재될 수 있다. 제2 게이트 라인(GL2)과 제2 핀형 활성 영역(FA2) 사이에는 게이트 절연막(120)이 개재되고, 제2 게이트 라인(GL2)의 양 측벽에는 게이트 스페이서(130)가 형성될 수 있다. 게이트 절연막(120)은 제2 게이트 라인(GL2)과 게이트 스페이서(130) 사이에도 개재될 수 있다,
제1 게이트 라인(GL1) 일측 상의 제1 핀형 활성 영역(FA1) 상에는 제1 콘택 구조물(CS1)이 형성되고, 제2 게이트 라인(GL2) 일측 상의 제2 핀형 활성 영역(FA2) 상에는 제2 콘택 구조물(CS2)이 형성될 수 있다.
제1 콘택 구조물(CS1)은 소자 분리막(112) 위에서 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면 및 양 측벽을 덮는 제1 하부 콘택(CT1L) 및 제1 하부 콘택(CT1L) 상에서 배치되며 제1 게이트 라인(GL1)과 접하는 제1 상부 콘택(CT1U)을 포함할 수 있다.
제1 하부 콘택(CT1L)은 제1 게이트 라인(GL1)의 일측 상에서 제1 게이트 라인(GL1)의 연장 방향(Y 방향)을 따라 연장될 수 있다. 제1 하부 콘택(CT1L)은 제1 핀형 활성 영역(FA1)의 상면 및 양 측벽을 덮고 제2 핀형 활성 영역(FA2)의 상면 및 양 측벽을 덮도록 연장될 수 있다. 제1 하부 콘택(CT1L)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 상면보다 높거나 동일한 레벨 상에 위치하는 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 상부 콘택(CT1U)은 제1 하부 콘택(CT1L) 상에서 형성되며, 제1 게이트 라인(GL1) 상면 일부와 접할 수 있다. 제1 상부 콘택(CT1U)은 제1 게이트 라인(GL1)의 연장 방향과 교차하는 방향(X 방향)을 따라 연장하는 장변과 제1 게이트 라인(GL1)의 연장 방향(Y 방향)을 따라 연장하는 단변을 구비할 수 있다.
도 1e 및 도 1f에 예시적으로 도시된 것과 같이, 제1 하부 콘택(CT1L)은 제1 및 제2 게이트 라인(GL1, GL2)의 연장 방향을 따라 연장하며, 제1 상부 콘택(CT1U)은 제1 하부 콘택(CT1L) 상에서 제1 하부 콘택(CT1L)의 연장 방향과 교차하는 방향으로 연장될 수 있다. 즉, 제1 상부 콘택(CT1U)의 X 방향을 따른 제1 폭(W1Ua)이 제1 하부 콘택(CT1L)의 X 방향을 따른 제2 폭(W1La)보다 클 수 있다. 한편, 제1 상부 콘택(CT1U)의 Y 방향을 따른 제3 폭(W1Ub)이 제1 하부 콘택(CT1L)의 Y 방향을 따른 제4 폭(W1Lb)보다 작을 수 있다. 이에 따라, 각각 X 방향과 Y 방향으로 연장하는 제1 상부 콘택(CT1U) 및 제1 하부 콘택(CT1L)이 제1 게이트 라인(GL1) 일측 상의 제1 핀형 활성 영역(FA1) 부분에서 서로 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제1 하부 콘택(CT1L)은 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 제1 하부 콘택(CT1L)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다. 그러나, 제1 하부 콘택(CT1L)의 물질이 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제1 상부 콘택(CT1U)은 금속, 금속 질화물, 또는 불순물이 도핑된 폴리실리콘 등의 도전성 물질을 포함할 수 있으나, 제1 상부 콘택(CT1U)의 물질이 이에 한정되는 것은 아니다.
제1 하부 배리어막(142L)은 제1 하부 콘택(CT1L)의 측벽 및 바닥면을 커버하고, 제1 상부 배리어막(142U)은 제1 상부 콘택(CT1U)의 측벽 및 바닥면을 커버할 수 있다. 제1 하부 배리어막(142L) 및 제1 상부 배리어막(142U)은 소정의 두께로 각각 제1 하부 콘택(CT1L) 및 제1 상부 콘택(CT1U)의 측벽 및 바닥면 상에 콘포말하게 형성될 수 있다. 예를 들어, 제1 하부 배리어막(142L) 및 제1 상부 배리어막(142U)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 카본 질화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 하부 배리어막(142L) 및 제1 상부 배리어막(142U)은 약 10 내지 100 Å의 두께를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 하부 배리어막(142L)은 제1 하부 콘택(CT1L)과 제1 핀형 활성 영역(FA1) 사이에 개재되어, 제1 하부 콘택(CT1L)과 제1 핀형 활성 영역(FA1)이 직접적으로 접촉하는 것을 방지하는 배리어 역할을 할 수 있다. 특히, 제1 하부 콘택(CT1L)의 형성 공정에서 사용되는 소스 가스 등의 물질이 제1 핀형 활성 영역(FA1) 내부로 침투함에 의해 유발되는 집적회로 장치(100)의 성능 저하를 방지할 수 있다. 또한, 제1 상부 배리어막(142U)은 제1 상부 콘택(CT1U)과 제1 하부 콘택(CT1L) 사이의 직접적 접촉에 의한 원치않는 화학적 반응에 의한 제1 상부 콘택(CT1U) 및 제1 하부 콘택(CT1L)의 손상 등을 방지할 수 있다.
제2 콘택 구조물(CS2)은 소자 분리막(112) 위에서 제2 핀형 활성 영역(FA2)의 상면 및 양 측벽을 덮는 제2 하부 콘택(CT2L) 및 제2 하부 콘택(CT2L) 상에 배치되는 제2 상부 콘택(CT2U)을 포함할 수 있다.
제2 하부 콘택(CT2L)은 제2 게이트 라인(GL2) 일측 상의 제2 핀형 활성 영역(FA2)의 상면 및 양 측벽을 덮을 수 있다. 제2 게이트 라인(GL2)의 일측 상의 제2 핀형 활성 영역(FA2) 상에는 제2 하부 콘택(CT2L)이 배치되는 한편, 제2 게이트 라인(GL2)의 타측 상의 제2 핀형 활성 영역(FA2) 상에는 제1 하부 콘택(CT1L)이 배치될 수 있다. 따라서, 각각 제2 핀형 활성 영역(FA2)과 교차하도록 배치되는 제1 하부 콘택(CT1L)과 제2 하부 콘택(CT2L)이, 제2 게이트 라인(GL2)을 사이에 두고 서로 이격될 수 있다. 제2 하부 콘택(CT2L)은 제1 핀형 활성 영역(FA1)과 접촉하지 않는다. 예시적인 실시예들에 있어서, 제2 하부 콘택(CT2L)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 상면보다 높거나 동일한 레벨 상에 위치하는 상면을 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제2 상부 콘택(CT2U)은 제2 하부 콘택(CT2L) 상에서 형성될 수 있다. 제2 상부 콘택(CT2U)은 제1 상부 콘택(CT1U)의 바닥면과 실질적으로 동일한 레벨 상에 위치하는 바닥면을 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제2 하부 배리어막(144L)은 제2 하부 콘택(CT2L)의 측벽 및 바닥면을 커버하고, 제2 상부 배리어막(144U)은 제2 상부 콘택(CT2U)의 측벽 및 바닥면을 커버할 수 있다.
예시적인 실시예들에 있어서, 제2 하부 콘택(CT2L)은 금속 실리사이드 물질을 포함할 수 있다. 예를 들어, 제2 하부 콘택(CT2L)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다. 그러나, 제2 하부 콘택(CT2L)의 물질이 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제2 상부 콘택(CT2U)은 금속, 금속 질화물, 또는 불순물이 도핑된 폴리실리콘 등의 도전성 물질을 포함할 수 있으나, 제2 상부 콘택(CT2U)의 물질이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 콘택 구조물(CS1)은 SRAM (static random access memory) 장치의 스토리지 노드 콘택으로 사용될 수 있다. 예를 들어, 제1 콘택 구조물(CS1)은, 제1 게이트 라인(GL1)에 의해 구현되는 풀다운 트랜지스터 및 풀업 트랜지스터의 드레인을 제2 게이트 라인(GL2)에 의해 구현되는 패스 게이트에 연결시킬 수 있다. 또한, 제2 콘택 구조물(CS2)은 SRAM 장치의 비트 라인 콘택, 상보 비트 라인 콘택, 전원 노드 콘택, 또는 접지 노드 콘택으로 사용될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1a 내지 도 1f를 참조로 설명한 집적회로 장치(100)에서, 제1 콘택 구조물(CS1) 및 제2 콘택 구조물(CS2)은 각각 금속 실리사이드 물질을 포함하는 제1 하부 콘택(CT1L) 및 제2 하부 콘택(CT2L)을 포함하며, 각각 제1 하부 콘택(CT1L) 및 제2 하부 콘택(CT2L)의 측벽 및 바닥면을 커버하는 제1 하부 배리어막(142L) 및 제2 하부 배리어막(144L)을 포함할 수 있다. 제1 콘택 구조물(CS1) 및 제2 콘택 구조물(CS2)은 금속 실리사이드 물질을 포함함에 따라 상대적으로 감소된 콘택 저항을 가질 수 있으므로, 콘택 구조물(CS1, CS2)을 포함하는 집적회로 장치(100)의 성능이 향상될 수 있다.
또한, 제1 콘택 구조물(CS1) 및 제2 콘택 구조물(CS2)은 금속 실리사이드 물질을 포함함에 따라 상대적으로 감소된 콘택 저항을 가질 수 있으므로, 상대적으로 작은 사이즈(예를, 들어 폭 및 높이)를 갖는 콘택 구조물(CS1, CS2)로도 충분히 낮은 콘택 저항을 갖는 집적회로 장치(100)를 구현할 수 있고, 이에 따라 집적회로 장치(100)의 집적 밀도가 향상될 수 있다. 또한, 제1 및 제2 하부 배리어막(142L, 144L)이 제1 및 제2 하부 콘택(CT1L, CT2L)의 형성 과정에서 핀형 활성 영역(FA1, FA2) 및/또는 인접한 게이트 라인(GL1, GL2)에 가해질 수 있는 물리적, 화학적 손상으로부터 핀형 활성 영역(FA1, FA2)을 보호할 수 있다. 따라서, 핀형 활성 영역(FA1, FA2) 사이 및 게이트 라인(GL1, GL2) 사이의 상대적으로 좁은 공간 내에 더욱 증가된 사이즈를 갖는 콘택 구조물(CS1, CS2)을 형성할 수 있으므로(예를 들어 콘택 구조물(CS1, CS2)과 게이트 라인(GL1, GL2) 사이의 이격거리가 감소할 있으므로), 이에 따라 집적회로 장치(100)의 집적 밀도가 향상될 수 있다.
도 2는 예시적인 실시예들에 따른 집적회로 장치(200)를 설명하기 위한 회로도이다. 도 2에는 6 개의 트랜지스터를 포함하는 6T SRAM (static random access memory) 셀의 회로도를 예시한다.
도 2을 참조하면, 집적회로 장치(200)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2), 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
도 3a 내지 도 3g는 예시적인 실시예들에 따른 집적회로 장치(200A)의 주요 구성을 도시한 도면들로서, 도 3a는 집적회로 장치(200A)의 주요 구성을 도시한 평면도이며, 도 3b는 도 3a의 핀형 활성 영역(FA)과 게이트 라인(SGL)의 배열을 간략히 도시한 레이아웃도이고, 도 3c는 도 3a의 SRAM 셀(210A)의 확대도이며, 도 3d는 도 3a의 3D-3D' 선을 따른 단면도이고, 도 3e는 도 3a의 3E-3E' 선을 따른 단면도이고, 도 3f는 도 3a의 3F-3F' 선을 따른 단면도이며, 도 3g는 도 3a의 3G-3G' 선을 따른 단면도이다. 도 3a 내지 도 3g에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 내지 도 3g를 참조하면, 집적회로 장치(200A)는 기판(110) 상에 행렬로 배열된 복수의 SRAM 셀(210A, 210B, 210C, 210D)을 포함하는 SRAM 어레이(210)를 포함한다. 도 3a 내지 3f에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(210A, 210B, 210C, 210D)이 예시되어 있다.
SRAM 어레이(210)는 도 1a 내지 도 1f를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 장치(100)의 특징들을 포함할 수 있다.
복수의 SRAM 셀(210A, 210B, 210C, 210D)은 각각 제1 방향(X 방향)을 따라 서로 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 포함한다. 복수의 핀형 활성 영역(FA)은 각각 기판(110)으로부터 기판(110)의 주면으로부터 Z 방향으로 돌출될 수 있다.
또한, 복수의 SRAM 셀(210A, 210B, 210C, 210D)은 복수의 핀형 활성 영역(FA)의 양 측벽 및 상면을 덮도록 연장되고 상기 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 게이트 라인(SGL)을 포함할 수 있다. 복수의 게이트 라인(SGL) 중 서로 일직선 상에서 연장하는 이웃하는 2 개의 게이트 라인(SGL)은 도 1a 내지 도 1f를 참조하여 설명한 제1 게이트 라인(도 1a의 GL1) 및 제2 게이트 라인(도 1a의 GL2)에 대응하는 구성을 가질 수 있다.
복수의 SRAM 셀(210A, 210B, 210C, 210D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 핀형 트랜지스터로 구현될 수 있다. 특히, 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
X 방향으로 연장하는 복수의 핀형 활성 영역(FA)과 Y 방향으로 연장하는 복수의 게이트 라인(SGL)과의 교차점에서 각각 트랜지스터가 형성될 수 있다. 예를 들면, SRAM 셀(210A) 내에서는 복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(SGL)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되어, SRAM 셀(210A) 내에 6 개의 트랜지스터가 형성될 수 있다.
도 3b에 예시적으로 도시된 것과 같이, SRAM 셀(410A)에서, 제1 패스 트랜지스터(PS1)는 핀형 활성 영역(FA5)과 게이트 라인(SGL3)과의 교차점에서 형성될 수 있다. 제2 패스 트랜지스터(PS2)는 핀형 활성 영역(FA1)과 게이트 라인(SGL2)과의 교차점에서 형성된다. 제1 풀다운 트랜지스터(PD1)는 핀형 활성 영역(FA5)과 게이트 라인(SGL1)과의 교차점에서 형성된다. 제2 풀다운 트랜지스터(PD2)는 핀형 활성 영역(FA1)과 게이트 라인(SGL4)과의 교차점에서 형성된다. 제1 풀업 트랜지스터(PU1)는 핀형 활성 영역(FA4)과 게이트 라인(SGL1)과의 교차점에서 형성된다. 제2 풀업 트랜지스터(PU2)는 핀형 활성 영역(FA2)과 게이트 라인(SGL4)과의 교차점에서 형성된다.
복수의 게이트 라인(SGL)은 각각 2 개의 트랜지스터에 의해 공유될 수 있다. 예를 들면, SRAM 셀(210A)에서와 같이, 게이트 라인(SGL1)은 제1 풀다운 트랜지스터(PD1) 및 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다. 그리고, 게이트 라인(SGL1)의 연장 방향을 따라 연장하며, 게이트 라인(SGL1)과 일직선상에 있는 게이트 라인(SGL2)은 제2 패스 트랜지스터(PS2)를 구성할 수 있다.
서로 이웃하는 2 개의 SRAM 셀(210A, 210C)에서, 게이트 라인(SGL)의 연장 방향을 따라 서로 일직선 상에서 연장하며, 이웃하는 2 개의 게이트 라인(SGL) 중 SRAM 셀(210A)에 있는 게이트 라인(SGL1)은 SRAM 셀(210A)을 구성하는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)에 의해 공유되고, SRAM 셀(210A)에 있는 게이트 라인(SGL1)에 이웃하는 SRAM 셀(210C)에 있는 게이트 라인(SGL5)은 SRAM 셀(210C)을 구성하는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)에 의해 공유될 수 있다.
예시적인 실시예들에 있어서, 복수의 게이트 라인(SGL) 중에서 게이트 라인(SGL)의 연장 방향을 따라 서로 일직선 상에서 연장하며, 이웃하는 2 개의 게이트 라인(SGL)은 각각 동일 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
예시적인 실시예들에 있어서, 복수의 게이트 라인(SGL) 중에서 게이트 라인(SGL)의 연장 방향을 따라 서로 일직선 상에서 연장하며, 이웃하는 2 개의 게이트 라인(SGL)은 각각 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
다른 실시예들에 있어서, 복수의 게이트 라인(SGL) 중에서 게이트 라인(SGL)의 연장 방향을 따라 서로 일직선 상에서 연장하며, 이웃하는 2 개의 게이트 라인(SGL)에서 선택되는 어느 하나의 게이트 라인(SGL)은 각각 동일 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되고, 상기 이웃하는 2 개의 게이트 라인(SGL)에서 선택되는 다른 하나의 게이트 라인(SGL)은 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유될 수 있다.
도 3b에 예시적으로 도시된 것과 같이, SRAM 셀(210A)을 구성하는 게이트 라인(SGL1)은 NMOS 트랜지스터로 이루어지는 제1 풀다운 트랜지스터(PD1)와, PMOS 트랜지스터로 이루어지는 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다. 게이트 라인(SGL1)과 이웃하는 게이트 라인(SGL5)은 SRAM 셀(210C)을 구성하는 것으로서, NMOS 트랜지스터로 이루어지는 제1 풀다운 트랜지스터(PD1)와, PMOS 트랜지스터로 이루어지는 제1 풀업 트랜지스터(PU1)에 의해 공유될 수 있다.
또한, 서로 이웃하는 2 개의 SRAM 셀(210A, 210B)에서, 일직선상에서 연장하며 서로 이웃하는 2 개의 게이트 라인(SGL) 중 SRAM 셀(210A)에 있는 게이트 라인(SGL4)은 PMOS 트랜지스터로 이루어지는 제2 풀업 트랜지스터(PU2) 및 NMOS로 이루어지는 제2 풀다운 트랜지스터(PD2)에 의해 공유되고, 상기 게이트 라인(SGL4)에 이웃하는 게이트 라인(SGL3)은 NMOS 트랜지스터로 이루어지는 2 개의 제1 패스 트랜지스터(PS1)에 의해 공유될 수 있다.
도 3c에 예시적으로 도시된 것과 같이, SRAM 셀(210A) 내에는 다양한 콘택 구조들이 배치될 수 있다. 구체적으로, 하나의 워드 라인 콘택(C_WL)은 제1 패스 트랜지스터(PS1)의 게이트 라인(SGL3)에 연결될 수 있고, 다른 워드 라인 콘택(C_WL)은 제2 패스 트랜지스터(PS2)의 게이트 라인(SGL2)에 연결될 수 있다. 비트 라인 콘택(C_BL)은 제1 패스 트랜지스터(PS1)의 드레인에 연결될 수 있고, 상보 비트 라인 콘택(C_/BL)은 제2 패스 트랜지스터(PS2)의 드레인에 연결될 수 있다. 하나의 전원 노드 콘택(C_VCC)은 제1 풀업 트랜지스터(PU1)의 소스에 연결될 수 있고, 다른 전원 노드 콘택(C_VCC)은 제2 풀업 트랜지스터(PU2)의 소스에 연결될 수 있다. 하나의 접지 노드 콘택(C_VSS)은 제1 풀다운 트랜지스터(PU1)의 소스에 연결될 수 있고, 다른 접지 노드 콘택(C_VSS)은 제2 풀다운 트랜지스터(PU2)의 소스에 연결될 수 있다. 제1 저장 노드 콘택(C_SN1)은 제1 패스 트랜지스터(PS1)의 소스와 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)의 드레인에 함께 연결될 수 있다. 제2 저장 노드 콘택(C_SN2)은 제2 패스 트랜지스터(PS2)의 소스와 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 드레인에 함께 연결될 수 있다.
제1 및 제2 저장 노드 콘택(C_SN1, C_SN2) 중 적어도 하나는 도 1a 내지 도 1f에서 설명한 집적회로 장치(100)의 제1 콘택 구조물(도 1a의 CS1)과 유사한 특징을 포함할 수 있고, 비트 라인 콘택(C_BL), 상보 비트 라인 콘택(C_/BL), 전원 노드 콘택(C_VCC) 및 접지 노드 콘택(C_VSS) 중 적어도 하나는 집적회로 장치(100)의 제2 콘택 구조물(도 1a의 CS2)과 유사한 특징을 포함할 수 있다. 여기서는 설명의 편의상 제1 및 제2 저장 노드 콘택(C_SN1, C_SN2) 중 적어도 하나를 제1 콘택 구조물(C11)로 지칭하며, 비트 라인 콘택(C_BL), 상보 비트 라인 콘택(C_/BL), 전원 노드 콘택(C_VCC) 및 접지 노드 콘택(C_VSS) 중 적어도 하나를 제2 콘택 구조물(C22)로 지칭하도록 한다.
도 3a에 예시적으로 도시된 것과 같이, 복수의 핀형 활성 영역(FA)들은 X 방향으로 이격되어 배치되며, 게이트 라인(SGL)의 적어도 일측 상에 위치한 복수의 핀형 활성 영역(FA) 상에 제1 콘택 구조물(CS11) 또는 제2 콘택 구조물(CS22)이 형성될 수 있다.
제1 콘택 구조물(CS11)은 복수의 핀형 활성 영역(FA) 중 제1 도전형을 갖는 채널 영역을 갖는 핀형 활성 영역(FA) 상에서, 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 게이트 라인(SGL)의 일측 상에 형성될 수 있고, 제2 콘택 구조물(CS22)은 복수의 핀형 활성 영역(FA) 중 제2 도전형을 갖는 채널 영역을 갖는 핀형 활성 영역(FA) 상에서, 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 게이트 라인(SGL)의 타측 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 도전형은 PMOS용 채널 영역이고, 상기 제2 도전형은 NMOS용 채널 영역일 수 있다.
도 3c에 예시적으로 도시된 바와 같이, SRAM 셀(210A) 내에서, 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 게이트 라인(SGL4)과 제1 도전형 채널 영역을 갖는 핀형 활성 영역(FA4)이 교차하는 지점에서 제1 저장 노드 콘택(C_SN1)이 형성될 수 있고, 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 게이트 라인(SGL1)과 제1 도전형 채널 영역을 갖는 핀형 활성 영역(FA2)이 교차하는 지점에서 제2 저장 노드 콘택(C_SN2)이 형성될 수 있다.
또한, 여기서는 설명의 편의상 서로 다른 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 게이트 라인(SGL)을 제1 게이트 라인(SGLA)으로 지칭하고, 동일한 도전형의 채널을 가지는 2 개의 트랜지스터에 의해 공유되는 게이트 라인(SGL)을 제2 게이트 라인(SGLB)으로 지칭한다. 제1 게이트 라인(SGLA) 및 제2 게이트 라인(SGLB)은 도 1a 내지 도 1f를 참조로 설명한 집적회로 장치(100)의 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 유사한 특징을 포함할 수 있다.
제1 콘택 구조물(CS11)은 복수의 핀형 활성 영역(FA) 중 제1 도전형을 갖는 채널 영역을 갖는 핀형 활성 영역(FA) 상에서 제1 게이트 라인(SGLA)의 일측 상에 형성될 수 있고, 제1 콘택 구조물(CS11)의 상측은 제1 게이트 라인(SGLA)의 상면 일부와 접촉할 수 있다.
제1 콘택 구조물(CS11)은 복수의 핀형 활성 영역(FA) 중 제1 도전형을 갖는 채널 영역을 갖는 핀형 활성 영역(FA) 상에 형성되는 제1 하부 콘택(CT11L) 및 제1 하부 콘택(CT11L) 상에 형성되며 제1 게이트 라인(SGLA)과 접하는 제1 상부 콘택(CT11U)을 포함할 수 있다.
도 3a 내지 도 3c에 예시적으로 도시된 것과 같이, 제1 하부 콘택(CT11L)은 제1 및 제2 게이트 라인(SGLA, SGLB)과 평행한 방향(Y 방향)으로 연장할 수 있다(예를 들어, 제1 하부 콘택(CT11L)은 제1 및 제2 게이트 라인(SGLA, SGLB)과 평행한 방향(Y 방향)으로 연장하는 두 개의 장변을 가질 수 있다). 복수의 SRAM 셀(210A, 210B, 210C, 210D) 중 SRAM 셀(210A) 내에서는, 핀형 활성 영역(FA2) 상에서 게이트 라인(SGL1)의 일측 상에 제1 하부 콘택(CT11L)이 형성되며, 제1 하부 콘택(CT11L)은 인접한 핀형 활성 영역(FA1)을 덮도록 연장될 수 있다. 또한, SRAM 셀(210A) 내에서는 게이트 라인(SGL1)과 핀형 활성 영역(FA4) 상에서 게이트 라인(SGL4)의 일측 상에 제1 하부 콘택(CT11L)이 형성되며, 제1 하부 콘택(CT11L)은 인접한 핀형 활성 영역(FA5)를 덮도록 연장될 수 있다.
제1 상부 콘택(CT11U)은 제1 게이트 라인(SGLA)과 교차하는 방향(X 방향)으로 연장하며, 인접한 제1 게이트 라인(SGLA)과 접할 수 있다(예를 들어, 제1 상부 콘택(CT11U)은 제1 게이트 라인(SGLA)과 교차하는 방향으로 연장하는 두 개의 장변을 가질 수 있다). 도 3c에 예시적으로 도시된 것과 같이, 복수의 SRAM 셀(210A, 210B, 210C, 210D) 중 SRAM 셀(210A) 내에서는, 핀형 활성 영역(FA2) 상에서 게이트 라인(SGL1)의 일측 상에 배치되는 제1 하부 콘택(CT11L) 상에서, 제1 상부 콘택(CT11U)이 게이트 라인(SGL1)에 접하도록 배치될 수 있다. 또한, SRAM 셀(210A) 내에서는 핀형 활성 영역(FA4) 상에서 게이트 라인(SGL4)의 일측 상에 배치되는 제1 하부 콘택(CT11L) 상에서, 제1 상부 콘택(CT11U)은 게이트 라인(SGL4)에 접하도록 형성될 수 있다.
도 3d 및 도 3e에 예시적으로 도시된 것과 같이, 제1 상부 콘택(CT11U)은 바닥면 레벨을 달리하는 제1 부분(CT11U_1) 및 제2 부분(CT11U_2)을 포함하며, 제1 부분(CT11U_1)이 제1 하부 콘택(CT11L) 상에 형성될 수 있다. 제2 부분(CT11U_2)은 제1 부분(CT11U_1)의 일측에서 인접한 제1 게이트 라인(SGLA)의 상면과 접할 수 있다.
제1 게이트 라인(SGLA)의 상면 레벨(LV1)은 제1 하부 콘택(CT11L)의 상면 레벨(LV_C1)보다 낮을 수 있다. 따라서, 제1 상부 콘택(CT11U)의 제1 부분(CT11U_1)은 제1 하부 콘택(CT11L)의 상면 레벨(LV_C1)과 실질적으로 동일한 레벨 상에 위치하는 바닥면을 가질 수 있다. 또한, 제1 상부 콘택(CT11U)의 제2 부분(CT11U_2)의 저면 레벨(LV_C2)은 제1 하부 콘택(CT11L)의 상면 레벨(LV_C1), 또는 제1 상부 콘택(CT11U)의 제1 부분(CT11U_1)의 저면 레벨보다 낮을 수 있다. 도 3d 및 도 3e 에 예시적으로 도시된 것과 같이, 예를 들어 제1 상부 콘택(CT11U)을 형성하기 위한 식각 공정에서의 국부적인 식각율 차이 등에 의해 제1 상부 콘택(CT11U)의 제2 부분(CT11U_2)은 제1 게이트 라인(SGLA)의 상면 레벨(LV1)보다 낮은 레벨 상에 위치할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 상부 콘택(CT11U)의 제2 부분(CT11U_2)이 제1 게이트 라인(SGLA)의 상면 레벨(LV1)과 실질적으로 동일한 레벨 상에 위치할 수 있다.
도 3d 및 도 3e에 예시적으로 도시된 것과 같이, 제1 상부 콘택(CT11U)과 접하는 제1 게이트 라인(SGLA) 부분은 핀형 활성 영역(FA)의 단변 측벽과 수직으로 오버랩될 수 있다. 제1 게이트 라인(SGLA)은 제1 부분(SGLA_a) 및 제2 부분(SGLA_b)을 포함할 수 있고, 제1 게이트 라인(SGLA)의 제1 부분(SGLA_a)은 핀형 활성 영역(FA)의 상면 상에 배치되고, 제1 게이트 라인(SGLA)의 제2 부분(SGLA_b)은 핀형 활성 영역(FA)의 단변 측벽 상에 배치될 수 있다. 제1 게이트 라인(SGLA)의 제2 부분(SGLA_b)은 SRAM 셀(210A) 내에서 더미 트랜지스터를 구성할 수 있다.
도 1a 내지 도 1f를 참조로 설명한 것과 유사하게, 제1 하부 콘택(CT11L) 측벽 및 바닥면에는 제1 하부 배리어막(142L)이 형성되고, 제1 상부 콘택(CT11U) 측벽 및 바닥면에는 제1 상부 배리어막(142U)이 형성될 수 있다.
제2 콘택 구조물(CS22)은 복수의 핀형 활성 영역(FA) 중 제1 콘택 구조물이 배치되지 않은 핀형 활성 영역(FA) 상에 배치될 수 있다. 도 3c에 예시적으로 도시된 것과 같이, SRAM 셀(210A)에서는 핀형 활성 영역(FA2) 상에서 게이트 라인(SGL4)의 양측 상에 각각 제1 콘택 구조물(CS11)(또는 제2 저장 노드 콘택(C_SN2) 및 제2 콘택 구조물(CS22)(또는 전원 노드 콘택(C_VCC)이 형성될 수 있다. 또한, 핀형 활성 영역(FA5) 상에서 게이트 라인(SGL3)의 양측 상에 각각 제1 콘택 구조물(CS11)(또는 제1 저장 노드 콘택(C_SN1) 및 제2 콘택 구조물(CS22)(또는 비트 라인 콘택(C_BL)이 형성될 수 있다.
제2 콘택 구조물(CS22)은 핀형 활성 영역(FA) 상에 형성되는 제1 하부 콘택(CT11L) 및 제2 하부 콘택(CT22L) 상에 형성되는 제2 상부 콘택(CT22U)을 포함할 수 있다. 제2 콘택 구조물(CS22)은 제1 게이트 라인(SGLA) 또는 제2 게이트 라인(SGLB)과 접하지 않는다.
제2 하부 콘택(CT22L)은 제1 하부 콘택(CT11L)의 상면과 실질적으로 동일한 레벨 상에 위치하는 상면을 가질 수 있고, 이에 따라 제2 하부 콘택(CT22L)의 상면 레벨은 제1 하부 콘택(CT11L)의 상면 레벨(LV_C1)과 동일할 수 있다.
도 1a 내지 도 1f를 참조로 설명한 것과 유사하게, 제2 하부 콘택(CT22L) 측벽 및 바닥면에는 제2 하부 배리어막(144L)이 형성되고, 제2 상부 콘택(CT22U) 측벽 및 바닥면에는 제2 상부 배리어막(144U)이 형성될 수 있다.
도 3e에 예시적으로 도시된 것과 같이, 제1 하부 콘택(CT11L) 및 제2 하부 콘택(CT22L) 측벽은 소자 분리막(112) 및 복수의 핀형 활성 영역(FA) 상에 순차적으로 적층된 제1 게이트간 절연막(232) 및 제1 층간 절연막(234)에 의해 둘러싸일 수 있다. 제1 게이트간 절연막(232)은 Y 방향으로 연장하는 인접한 게이트 라인(SGLA, SGLB) 사이에서 Y 방향으로 연장할 수 있다. 제1 게이트간 절연막(232)의 상면은 제1 게이트 라인(SGLA)의 상면 레벨(도 3d의 LV1)과 실질적으로 동일한 레벨 상에 위치할 수 있다. 제1 게이트간 절연막(232) 및 제1 층간 절연막(234)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
제1 상부 콘택(CT11U) 및 제2 상부 콘택(CT22U)의 측벽은 순차적으로 적층된 식각 정지막(242) 및 제2 층간 절연막(244)에 의해 둘러싸일 수 있다. 식각 정지막(242) 및 제2 층간 절연막(244)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 또한, 식각 정지막(242)은 제1 층간 절연막(234)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 상부 콘택(CT11U) 중 제2 부분(CT11U_2)은 제1 층간 절연막(234)에 의해 둘러싸일 수 있고, 제2 부분(CT11U_2)의 바닥면이 제1 게이트 라인(SGLA)과 접촉할 수 있다. 도 3e에는 제2 부분(CT11U_2)의 바닥부가 제1 게이트간 절연막(232) 일부와 접촉하는 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 3d에 예시적으로 도시된 것과 같이, 제1 게이트 라인(SGLA)과 제2 게이트 라인(SGLB) 상부에 절연 캡핑층(240)이 형성될 수 있고, 제1 게이트간 절연막(232)과 제1 층간 절연막(234) 사이에 절연 캡핑층(240)이 개재될 수 있다. 절연 캡핑층(240)은 제1 게이트 라인(SGLA)과 제2 게이트 라인(SGLB)이 형성된 이후에 후속 공정에서 제1 게이트 라인(SGLA)과 제2 게이트 라인(SGLB)이 손상되는 것을 방지할 수 있는 보호층으로 작용할 수 있다. 절연 캡핑층(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 3f에 예시적으로 도시된 것과 같이, 제1 게이트 라인(SGLA)과 제2 게이트 라인(SGLB)은 제2 게이트간 절연막(250)에 의해 분리될 수 있다. 제2 게이트간 절연막(250)은 Y 방향을 따라 서로 일직선 상에서 연장되며 이웃하는 제1 게이트 라인(SGLA)과 제2 게이트 라인(SGLB) 사이에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 게이트간 절연막(250)은 제1 게이트간 분리막(232)의 상면과 실질적으로 동일한 레벨 상에 위치하는 상면을 가질 수 있다.
도 3b에 예시적으로 도시된 것과 같이, 복수의 SRAM 셀(210A, 210B, 210C, 210D) 내에서 제1 도전형 채널 영역을 갖는 핀형 활성 영역(FA) 및 이에 인접한 제1 도전형 채널 영역을 갖는 핀형 활성 영역(FA) 사이의 이격 거리(S1)는, 제1 도전형 채널 영역을 갖는 핀형 활성 영역(FA) 및 이에 인접한 제2 도전형 채널 영역을 갖는 핀형 활성 영역(FA) 사이의 이격 거리(S2)와 실질적으로 동일할 수 있다. 예를 들어, SRAM 셀(210A) 내에서 복수의 핀형 활성 영역(FA1, FA2, FA4, FA5)는 서로 동일한 이격 거리를 가지며 배치될 수 있다.
도 1a 내지 도 1f의 집적회로 장치(100)에 대하여 설명한 것과 같이, 제1 및 제2 콘택 구조물(CS11, CS22)이 금속 실리사이드 물질을 포함함에 따라 상대적으로 감소된 콘택 저항을 가질 수 있고, 콘택 구조물(CS11, CS22) 사이즈가 작더라도 충분히 낮은 콘택 저항을 갖는 집적회로 장치(200)를 구현할 수 있다. 또한 제1 및 제2 콘택 구조물(CS11, CS22)이 배리어 막들(142L, 142U, 144L, 144U)을 포함함에 따라 콘택 구조물(CS11, CS22)의 형성 과정에서의 복수의 핀형 활성 영역(FA) 및 인접한 게이트 라인(SGL)에 가해질 수 있는 손상이 방지될 수 있고, 이에 따라 상대적으로 좁은 공간 내에 더욱 증가된 사이즈를 갖는 콘택 구조물(CS11, CS22)을 형성할 수 있다. 따라서, 복수의 핀형 활성 영역(FA)이 서로 동일한 이격 거리를 가지며 배치되는 SRAM 셀 어레이(210)가 구현될 수 있다. 따라서, 상기 집적회로 장치(200A)는 집적 밀도가 향상될 수 있다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 집적회로 장치(300)의 주요 구성을 도시한 도면들로서, 도 4a는 집적회로 장치(300)의 주요 구성을 도시한 평면도이며, 도 4b는 도 4a의 핀형 활성 영역(FA)과 게이트 라인(SGL)의 배열을 간략히 도시한 레이아웃도이고, 도 4c는 도 4a의 4C-4C' 선을 따른 단면도이고, 도 4d는 도 4a의 4D-4D' 선을 따른 단면도이다. 도 4a 내지 도 4d에 있어서, 도 1a 내지 도 3g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 내지 도 4d를 참조하면, 집적회로 장치(300)는 도 3a 내지 도 3g를 참조로 설명한 집적회로 장치(200A)와 유사한 구성을 가질 수 있다. 다만, 집적회로 장치(300)는 복수의 활성 영역(FA) 중 제2 도전형 채널 영역을 갖는 핀형 활성 영역(FA)이 평행하게 연장하는 한 쌍의 제2 도전형 채널 영역을 갖는 핀형 활성 영역(FA)일 수 있다.
SRAM 셀(310A) 내에서, 제2 도전형 채널 영역을 갖는 한 쌍의 핀형 활성 영역(F1A, F1B)이 인접한 제1 도전형 채널 영역을 갖는 핀형 활성 영역(FA2) 일측 상에 배치될 수 있다. 또한, 제2 도전형 채널 영역을 갖는 한 쌍의 핀형 활성 영역(F5A, F5B)이 인접한 제1 도전형 채널 영역을 갖는 핀형 활성 영역(F4) 일측 상에 배치될 수 있다.
SRAM 셀(210A) 내에서, 한 쌍의 핀형 활성 영역(F5A, F5B)에 의해 서로 직렬로 연결된 두 개의 트랜지스터 부분을 포함하는 제1 패스 트랜지스터(PS1A)가 구현될 수 있고, 한 쌍의 핀형 활성 영역(F5A, F5B)에 의해 서로 직렬로 연결된 두 개의 트랜지스터 부분을 포함하는 제1 풀다운 트랜지스터(PD1A)가 구현될 수 있다. 또한, 한 쌍의 핀형 활성 영역(F1A, F1B)에 의해 서로 직렬로 연결된 두 개의 트랜지스터 부분을 포함하는 제2 패스 트랜지스터(PS2A)가 구현될 수 있고, 한 쌍의 핀형 활성 영역(F1A, F1B)에 의해 서로 직렬로 연결된 두 개의 트랜지스터 부분을 포함하는 제2 풀다운 트랜지스터(PD2A)가 구현될 수 있다.
제1 콘택 구조물(CS31) 중 제1 하부 콘택(CT31L)은 제1 도전형 채널 영역을 갖는 핀형 활성 영역(F4)의 측벽 및 상면을 덮으며, 인접한 제2 도전형 채널 영역을 갖는 한 쌍의 핀형 활성 영역(F5A, F5B)의 측벽 및 상면을 덮도록 연장될 수 있고, 제2 콘택 구조물(CS32) 중 제2 하부 콘택(CT32L)은 한 쌍의 핀형 활성 영역(F5A, F5B)의 측벽 및 상면을 덮도록 형성될 수 있다.
제2 도전형 채널 영역을 갖는 한 쌍의 핀형 활성 영역(FA)에 의해 서로 직렬로 연결된 풀다운 트랜지스터(PD1A, PD2A) 및 패스 트랜지스터(PS1A, PS2A)가 구성됨에 따라 집적회로 장치(300)는 더욱 향상된 성능을 가질 수 있다.
도 5a 및 도 5b, 도 6a 및 도 6b, 도 7 내지 도 11은 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 11을 참조하여, 도 3a 내지 도 3g에 예시한 집적회로 장치(200A)의 예시적인 제조 방법을 설명한다. 도 5a, 도 6a, 및 도 8 내지 도 11은 도 3a의 3E-3E' 선 단면에 대응하는 부분들의 단면도이고, 도 5b, 도 6b 및 도 7은 도 3a의 3F-3F' 선 단면에 대응하는 부분들의 단면도이다. 도 5a 내지 도 11에 있어서, 도 3a 내지 도 3g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 기판(110)에 마스크 패턴(도시되지 않음)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 기판(110)의 일부 영역을 식각하여 기판(110) 상에 Y 방향으로 연장하는 제1 트렌치(T1) 및 제1 트렌치(T1)와 연통되며 X 방향으로 연장하는 제2 트렌치(T2)를 형성할 수 있다.
기판(110)에 제1 및 제2 트렌치(T1, T2)가 형성됨에 따라, 기판(110)으로부터 기판(110)의 주면에 수직인 방향(Z 방향)을 따라 상부로 돌출되고 일 방향(X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)이 얻어질 수 있다.
예시적인 실시예들에 있어서, 상기 마스크 패턴은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
선택적으로, 복수의 핀형 활성 영역(FA)의 노출 표면을 산화시키는 공정을 수행하여 복수의 핀형 활성 영역(FA)의 상기 노출 표면을 덮는 라이너(도시되지 않음)를 형성할 수 있다.
이후, 기판(110) 상에 제1 및 제2 트렌치(T1, T2)를 채우는 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)은 복수의 핀형 활성 영역(FA) 하측 측벽(lower sidewall) 상에 형성될 수 있고, 소자 분리막(112) 상면이 복수의 핀형 활성 영역(FA) 상면보다 낮은 레벨 상에 위치하여 복수의 핀형 활성 영역(FA) 상면 및 측벽 일부분이 소자 분리막(112)에 의해 커버되지 않을 수 있다. 예시적인 실시예들에 있어서, 소자 분리막(112)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ을 사용하여 FCVD 공정 또는 스핀 코팅 공정에 의해 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 기판(110) 상에 복수의 핀형 활성 영역(FA)과 교차하는 방향(Y 방향)으로 연장하는 예비 게이트 라인(SGL_p)이 형성될 수 있다.
예비 게이트 라인(SGL_p)을 형성하기 위한 예시적인 공정은 RPG (replacement poly-gate) 공정(또는 게이트-라스트(gate last) 공정)일 수 있다. 예를 들어, 복수의 게이트 공간을 제공하는 복수의 게이트 스페이서(130) 및 제1 게이트간 절연막(232)을 형성할 수 있다. 이후, 복수의 게이트 스페이서(130)에 의해 한정되는 상기 복수의 게이트 공간 내에 게이트 절연층(120) 및 예비 게이트 라인(SGL_p)이 형성될 수 있다.
이때, 복수의 핀형 활성 영역(FA) 측벽과 예비 게이트 라인(SGL_p) 일부가 수직으로 오버랩되어, 예비 게이트 라인(SGL_p)의 일부분(SGL_pb)이 복수의 핀형 활성 영역(FA) 측벽 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연층(120)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 게이트 절연층(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 게이트 절연층(120)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
예비 게이트 라인(SGL_p)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 예시적인 실시예들에 있어서, 예비 게이트 라인(SGL_p)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 다층 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층(wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 텅스텐(W) 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다.
이후, 예비 게이트 라인(SGL_p) 양측에 위치하는 복수의 핀형 활성 영역(FA)의 상측 부분에 소스/드레인 영역(116)이 형성될 수 있다. 도시하지는 않았으나, 소스/드레인 영역(116)은 복수의 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(116)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
이후, 예비 게이트 라인(SGL_p) 및 제1 게이트간 절연막(232) 상에 절연 캡핑층(240)을 형성할 수 있다.
도 7을 참조하면, 절연 캡핑층(240) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 절연 캡핑층(240) 일부 및 예비 게이트 라인(SGL_p) 일부를 제거함으로써 제1 및 제2 게이트 라인(SGLA, SGLB)을 형성할 수 있다.
이후, 절연 캡핑층(240) 상에 절연층(도시되지 않음)을 형성한 후, 절연 캡핑층(240) 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 제1 및 제2 게이트 라인(SGLA, SGLB) 사이에 제2 게이트간 절연막(250)을 형성할 수 있다.
도 8을 참조하면, 절연 캡핑층(240) 및 제2 게이트간 절연막(250) 상에 제1 층간 절연막(234)을 형성할 수 있다.
이후, 제2 층간 절연막(234) 상에 제1 및 제2 게이트 라인(SGLA, SGLB) 양측 상의 복수의 핀형 활성 영역(FA) 상면을 각각 노출하는 제1 및 제2 개구부(H11L, H22L)를 형성할 수 있다.
도 9를 참조하면, 제1 및 제2 개구부(H11L, H22L) 상에 제1 및 제2 하부 배리어막(142L, 144L)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 하부 배리어막(142L, 144L)은 제1 및 제2 개구부(H11L, H22L) 내벽 상에 콘포말하게 형성될 수 있다. 제1 및 제2 하부 배리어막(142L, 144L)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 티타늄 카본 질화물 등을 사용하여 형성될 수 있다.
이후, 제1 및 제2 하부 배리어막(142L, 144L) 상에 도전층(도시되지 않음)을 형성하여 제1 및 제2 개구부(H11L, H22L)를 채운 후, 제1 층간 절연막(234) 상면이 노출될 때까지 상기 도전층 상부를 평탄화하여 제1 및 제2 개구부(H11L, H22L)를 채우는 제1 및 제2 하부 콘택(CT11L, CT22L)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 도전층은 금속 실리사이드 물질을 사용하여 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 예를 들어, 상기 금속 실리사이드 물질은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다. 한편, 제1 및 제2 하부 배리어막(142L, 144L)은 금속 실리사이드 물질을 사용하여 상기 도전층을 형성하는 공정에서 사용되는 소스 가스 등의 물질이 복수의 핀형 활성 영역(FA) 내부로 또는 제1 층간 절연막(234) 내부로 침투함에 의해 유발되는 손상으로부터 복수의 핀형 활성 영역(FA)을 보호할 수 있다.
도 10을 참조하면, 제1 및 제2 하부 콘택(CT11L, CT22L) 및 제2 층간 절연막(234) 상에 식각 정지막(242) 및 제2 층간 절연막(244)을 순차적으로 형성할 수 있다.
이후, 식각 정지막(242) 및 제2 층간 절연막(244) 상에 제1 및 제2 하부 콘택(CT11L, CT22L) 상면을 노출하는 제3 및 제4 개구부(H11U, H22U)를 형성할 수 있다. 이때 제3 개구부(H11U)가 제1 게이트 라인(SGLA) 상면을 더 노출할 수 있다.
제3 개구부(H11U)를 형성하기 위한 상기 식각 공정에서, 제3 개구부(H11U)의 폭이 하부의 제1 하부 콘택(CT11L)보다 크게 형성될 수 있고, 이에 따라 제1 하부 콘택(CT11L)에 인접한 제1 층간 절연막(234) 부분 또한 식각될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(234) 및 제1 하부 콘택(CT11L) 사이의 식각 선택비를 갖는 식각액을 사용한 식각 공정를 수행함에 따라 제1 하부 콘택(CT11L) 상면보다 낮은 레벨 상에 위치하는 바닥부를 갖는 제3 개구부(H11U)를 형성할 수 있다.
도 11을 참조하면, 제3 및 제4 개구부(H11U, H22U) 상에 제1 및 제2 상부 배리어막(142U, 144U)을 형성할 수 있다.
이후, 제1 및 제2 상부 배리어막(142U, 144U) 상에 제3 및 제4 개구부(H11U, H22U)를 채우는 도전층(도시되지 않음)을 형성한 후, 제2 층간 절연막(244) 상면이 노출될 때까지 상기 도전층 상부를 평탄화하여 제3 및 제4 개구부(H11U, H22U)를 채우는 제1 및 제2 상부 콘택(CT11U, CT22U)을 형성할 수 있다.
전술한 공정을 수행하여 집적회로 장치(200A)가 완성될 수 있다.
도 12는 예시적인 실시예들에 따른 불휘발성 메모리 소자(900)의 블록도이다. 도 12를 참조하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 불휘발성 메모리 소자(900)를 설명한다.
도 12를 참조하면, 불휘발성 메모리 소자(900)는, 예를 들면, 낸드 플래시 메모리 소자로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 불휘발성 메모리 소자(900)는 낸드 플래시 메모리 소자에 국한되지 않으며, 예를 들면 노아(NOR) 플래시 메모리, RRAM (Resistive Random Access Memory), PRAM (Phase-Change RAM), MRAM (Magnetoresistive Random Access Memory), 강유전체 메모리 (Ferroelectric Random Access Memory) 등과 같은 다양한 소자로 이루어질 수도 있다.
상기 불휘발성 메모리 소자(900)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 본 발명의 기술적 사상에 의한 불휘발성 메모리 소자(900)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 소자뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash: CTF) 메모리 소자에도 모두 적용 가능하다.
상기 불휘발성 메모리 소자(900)는 메모리 셀 어레이(910), 행 디코더 회로(920), 읽기/쓰기 회로(930), 전압 발생 회로(940), 그리고 제어 로직 및 입출력 인터페이스 블록(950)을 포함할 수 있다.
메모리 셀 어레이(910)는 행 방향으로 배열된 워드 라인들과 열 방향으로 배열된 비트 라인들을 포함하는 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들은 메모리 블록들을 구성할 수 있다.
상기 행 디코더 회로(920)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해 제어될 수 있으며, 메모리 셀 어레이(910)의 워드 라인들에 대한 선택 및 구동을 행할 수 있다.
상기 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해 제어되며, 동작 모드에 따라 읽기 회로 또는 쓰기 회로로서 동작할 수 있다. 예를 들면, 읽기 동작시, 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)의 제어 하에 메모리 셀 어레이(910)로부터 데이터를 읽는 읽기 회로로서 동작할 수 있다. 쓰기 동작 (또는, 프로그램 동작)시, 읽기/쓰기 회로(930)는 제어 로직 및 입출력 인터페이스 블록(950)의 제어하에 메모리 셀 어레이(910)에 데이터를 쓰는 쓰기 회로로서 동작할 수 있다.
상기 전압 발생 회로(940)는 제어 로직 및 입출력 인터페이스 블록(950)에 의해서 제어되며, 불휘발성 메모리 소자(900)를 동작시키기 위한 전압들을 발생할 수 있다. 예를 들면, 전압 발생 회로(940)는 메모리 셀 어레이(910)의 워드 라인들에 공급될 프로그램 전압, 패스 전압, 검증 전압, 선택 전압 등과 같은 워드 라인 전압들과 메모리 셀 어레이(910)의 기판, 또는 기판에 형성된 웰(well)에 공급될 웰 바이어스 전압(Vbb)을 발생할 수 있다. 웰 바이어스 전압(Vbb)은 동작 모드에 따라 0 V 및 음의 전압 중 어느 하나일 수 있다.
상기 제어 로직 및 입출력 인터페이스 블록(950)은 불휘발성 메모리 소자(900)의 전반적인 동작을 제어할 수 있다. 제어 로직 및 입출력 인터페이스 블록(950)은 불휘발성 메모리 소자(900)와 외부 장치, 예를 들면, 메모리 제어기 또는 호스트 사이의 데이터 전송 채널을 제공할 수 있다. 프로그램 동작이 요청될 때, 제어 로직 및 입출력 인터페이스 블록(950)은 메모리 셀들이 형성된 기판, 또는 기판에 형성된 웰이 음의 전압으로 바이어스되도록 전압 발생 회로(940)를 제어할 수 있다.
상기 제어 로직 및 입출력 인터페이스 블록(950)은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 200A, 300) 중 적어도 하나의 집적회로 소자, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 집적회로 소자를 포함한다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 예시적인 전자 시스템(1000)을 설명하는 도면이다.
도 13을 참조하면, 전자 시스템(1000)은 입력 장치(1010), 출력 장치(1020), 프로세서 장치(1030), 및 메모리 소자(1040)를 포함한다.
상기 프로세서 장치(1030)는 각각 해당하는 인터페이스를 통해서 입력 장치(1010), 출력 장치(1020) 그리고 메모리 소자(1040)를 제어할 수 있다. 상기 프로세서 장치(1030)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.
상기 프로세서 장치(1030) 및 메모리 소자(1040) 중 적어도 하나는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 200A, 300) 중 적어도 하나의 집적회로 소자, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 집적회로 소자를 포함한다.
상기 입력 장치(1010)와 출력 장치(1020)는 각각 키패드, 키보드 또는 표시 장치 (display device)를 포함할 수 있다.
상기 메모리 소자(1040)는 메모리(1042), 예를 들면 휘발성 메모리 소자 또는 플래쉬 메모리 소자와 같은 비휘발성 메모리 소자를 포함할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 예시적인 메모리 시스템(1100)을 설명하는 블록도이다.
도 14를 참조하면, 메모리 시스템(1100)은 인터페이스부(1130), 콘트롤러(1140), 및 메모리 소자(1120)를 포함할 수 있다.
상기 인터페이스부(1130)는 메모리 시스템, 예를 들면 도 28에 예시한 전자 시스템(1000)과 호스트와의 인터페이싱을 제공할 수 있다. 상기 인터페이스부(1130)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 상기 인터페이스부(1130)는 USB (Universal Serial Bus), MMC (Multi-Media Card), PCI-E (Peripheral Component Interconnect-Express), SAS (Serial-attached SCSI), SATA (Serial Advanced Technology Attachment), PATA (Parallel Advanced Technology Attachment), SCSI (Small Computer System Interface), ESDI (Enhanced Small Disk Interface), 및 IDE (Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신할 수 있다.
상기 콘트롤러(1140)는 인터페이스부(1130)를 통해 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 상기 콘트롤러(1140)는 호스트로부터 제공되는 데이터 및 어드레스를 참조하여 메모리 소자, 예를 들면 도 28에 예시한 메모리 소자(1040)를 액세스할 수 있다. 상기 콘트롤러(1140)는 메모리 소자(1120)로부터 읽혀진 데이터를 인터페이스부(1130)를 경유하여 호스트로 전달할 수 있다.
상기 콘트롤러(1140)는 버퍼 메모리(1150)를 포함할 수 있다. 상기 버퍼 메모리(1150)에는 호스트로부터 제공되는 쓰기 데이터, 또는 메모리 소자(1120)로부터 읽혀진 데이터가 일시 저장될 수 있다.
상기 메모리 소자(1120)는 메모리 시스템(1100)의 저장 매체로서 제공될 수 있다. 예를 들면, 메모리 소자(11200)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, 또는 이들의 조합으로 이루어질 수 있다. 상기 메모리 소자(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 200A, 300) 중 적어도 하나의 집적회로 소자, 또는 본 발명의 기술적 사상의 범위 내에서 이들로부터 변형 및 변경된 집적회로 소자를 포함한다.
도 14에 예시한 메모리 시스템(1100)은 개인 휴대용 정보 단말기 (PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛 (web tablet), 디지털 카메라, PMP (Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(1100)은 MMC 카드, SD 카드 (Secure Digital Card), 마이크로 SD 카드, 메모리 스틱 (Memory Stick), ID 카드, PCMCIA (Personal Computer Memory Card International Association) 카드, 칩 카드 (Chip Card), USB 카드, 스마트 카드 (Smart Card), CF 카드 (Compact Flash Card) 등으로 구현될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판 FA: 핀형 활성 영역
CS1, CS2: 콘택 구조물 GL1, GL2: 게이트 라인
232, 250: 게이트간 절연막 234, 244: 층간 절연막
242: 식각 정지막

Claims (20)

  1. 기판;
    상기 기판 상에 제1 방향으로 연장되고 서로로부터 이격된 제1 핀형 활성 영역 및 제2 핀형 활성 영역;
    상기 기판 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 일직선 상에서 연장되며, 상기 제1 핀형 활성 영역 및 제2 핀형 활성 영역과 각각 교차하는 제1 게이트 라인 및 제2 게이트 라인;
    상기 제1 핀형 활성 영역 상의 제1 콘택 구조물로서, 상기 제1 콘택 구조물은 제1 게이트 라인의 일측 상에 배치되고 상기 제1 게이트 라인과 접촉하며, 상기 제1 콘택 구조물은 제1 하부 콘택 상의 제1 상부 콘택을 포함하고, 상기 제1 하부 콘택은 금속 실리사이드를 포함하는, 제1 콘택 구조물; 및
    상기 제2 핀형 활성 영역 상의 제2 콘택 구조물로서, 상기 제2 콘택 구조물은 상기 제2 게이트 라인의 일측 상에 배치되고, 상기 제2 콘택 구조물은 제2 하부 콘택 상의 제2 상부 콘택을 포함하고, 상기 제2 하부 콘택은 금속 실리사이드를 포함하는, 제2 콘택 구조물을 포함하며,
    상기 제1 하부 콘택의 상기 제2 방향에 따른 폭은 상기 제1 상부 콘택의 상기 제1 방향에 따른 폭보다 더 크고,
    상기 제1 상부 콘택의 상기 제1 방향에 따른 상기 폭은 상기 제1 하부 콘택의 상기 제1 방향에 따른 폭보다 더 큰 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제1 상부 콘택이 상기 제1 게이트 라인의 상면과 접촉하는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 제1 상부 콘택은 상기 제1 게이트 라인과 접촉하고, 상기 제1 하부 콘택의 측벽은 상기 제1 게이트 라인의 측벽으로부터 상기 제1 방향으로 이격되고 상기 제1 게이트 라인의 상기 측벽을 마주보는 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제1 상부 콘택의 상기 제1 방향에 따른 상기 폭이 상기 제2 상부 콘택의 상기 제1 방향에 따른 폭보다 더 큰 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제1 상부 콘택은 제1 부분과 제2 부분을 포함하고,
    상기 제1 상부 콘택의 상기 제1 부분은 상기 제1 하부 콘택에 접촉하고,
    상기 제1 상부 콘택의 상기 제2 부분은 상기 제1 부분의 일측으로부터 하방으로 돌출되며, 상기 제1 게이트 라인에 접촉하는 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 제1 핀형 활성 영역은 한 쌍의 P형 활성 영역이고,
    상기 제2 핀형 활성 영역은 두 쌍의 N형 활성 영역이며,
    상기 한 쌍의 P형 활성 영역의 양측에 상기 두 쌍의 N형 활성 영역 중 각각 한 쌍의 N형 활성 영역이 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제1 방향으로 연장되는 복수의 핀들로서, 상기 핀들은 상기 제1 방향과 교차하는 제2 방향으로 서로로부터 이격되고, 상기 복수의 핀들은 제1 핀과 제2 핀을 포함하는, 복수의 핀들;
    상기 제1 핀과 상기 제2 핀 상에서 상기 제2 방향으로 연장되는 제1 하부 콘택;
    상기 제1 하부 콘택의 측벽을 둘러싸는 제1 하부 배리어층;
    상기 제1 핀 상의 제1 게이트 라인 및 상기 제2 핀 상의 제2 게이트 라인으로서, 상기 제1 및 제2 게이트 라인들은 상기 제2 방향으로 연장되는, 제1 및 제2 게이트 라인; 및
    상기 제1 게이트 라인과 상기 제1 하부 콘택 상의 제1 상부 콘택을 포함하고,
    상기 제1 상부 콘택은 상기 제1 게이트 라인 및 상기 제1 하부 콘택과 접촉하고,
    상기 제1 게이트 라인의 상면이 상기 제1 하부 콘택의 상면과 동일 평면에 있고,
    상기 제1 상부 콘택과 상기 제1 하부 콘택 사이의 계면이 상기 제1 상부 콘택과 상기 제1 게이트 라인 사이의 계면과 동일 평면에 있고,
    상기 제1 하부 콘택은 금속 실리사이드를 포함하는 것을 특징으로 하는 집적회로 장치.
  8. 제7항에 있어서,
    상기 제2 핀 상에 배치되고 상기 제1 하부 콘택으로부터 이격되는 제2 하부 콘택; 및
    상기 제2 하부 콘택 상의 제2 상부 콘택을 더 포함하고,
    상기 제1 상부 콘택의 바닥면은 상기 제2 상부 콘택의 바닥면과 동일 평면에 있는 것을 특징으로 하는 집적회로 장치.
  9. 제7항에 있어서,
    상기 제1 상부 콘택의 바닥면은 상기 제1 게이트 라인의 상기 상면과 접촉하고,
    상기 제1 상부 콘택 및 상기 제1 게이트 라인은 서로 전기적으로 연결되며,
    상기 제1 하부 콘택의 측벽은 상기 제1 게이트 라인의 측벽으로부터 상기 제1 방향으로 이격되고,
    상기 제1 및 제2 게이트 라인들은 서로로부터 이격되는 것을 특징으로 하는 집적회로 장치.
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