JP2003203993A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JP2003203993A JP2002003266A JP2002003266A JP2003203993A JP 2003203993 A JP2003203993 A JP 2003203993A JP 2002003266 A JP2002003266 A JP 2002003266A JP 2002003266 A JP2002003266 A JP 2002003266A JP 2003203993 A JP2003203993 A JP 2003203993A
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    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

Abstract

(57)【要約】 【課題】 半導体記憶装置のゲート配線形成にあたっ
て、ゲート形状を複雑に変形させることなく転写及び加
工マージンを確保する。 【解決手段】 この半導体記憶装置は、２組のドライバ
トランジスタ、ロードトランジスタ及びアクセストラン
ジスタとを備えたメモリセルが半導体基板上に２次元配
列されたメモリセルアレーと、第１方向に平行に配置さ
れた複数のワードラインと、第１方向と直交する第２方
向に平行に配置された複数のビットラインと、第１組の
ドライバトランジスタとロードトランジスタとを接続
し、直線状の側辺を有する長方形状の第１ゲート配線
と、アクセストランジスタと接続され、直線状の側辺を
有する長方形状の第２ゲート配線と、第１ゲート配線と
第２組のドライバトランジスタとロードトランジスタと
を接続する第１ＬＩＣと、第２ゲート配線とワードライ
ンとを接続する第２ＬＩＣとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にＳＲＡＭに関する。
【０００２】
【従来の技術】ＳＲＡＭは、電源が入った状態ではリフ
レッシュ動作が不要であり、使いやすいが、一つのメモ
リセルを構成する素子数が多く占有面積が大きくなって
しまうので、セル面積の縮小化が求められている。例え
ば、特開平９−２７０４６８号公報（米国特許第５７４
４８４４号）や、特開平１０−１７８１１０号公報（米
国特許第５９３０１６３号）には、一つのセルがビット
ライン方向よりワードライン方向に長く構成されたセル
レイアウト例が示されている。このうち、特開平１０−
１７８１１０号公報に記載のＳＲＡＭの平面構成につい
て図１６及び図１１７に示す。図１６は、このＳＲＡＭ
の一つのメモリセルに関する平面図である。また、図１
７は、図１６の一つのメモリセルに相当する等価回路図
である。このようにビットライン方向の長さを短くする
ことによって高速化を図ると共に、活性層とゲート配線
のレイアウトが基本的に直線に近い単純な形状とし、セ
ル面積の縮小化が行われている。
【０００３】また、微細化の点では、露光装置において
光の干渉によって、ウエハ上のレジストパターンが歪む
現象（光近接効果）が顕著となる。さらに、エッチング
過程においてもマイクロローディング効果によるエッチ
ング後のパターン歪みが発生している。なお、このマイ
クロローディング効果とは、粗密差の大きいパターンを
マッチングしていくと、深さ方向に対してエッチングレ
ートが下がっていく現象である。近年、これらのパター
ン歪みを最小化するために、フォトリソグラフィ過程で
のマスクパターンをあらかじめＣＡＤ技術で自動補正し
ておく光近接効果補正（ＯＰＣ）の技術が開発され、利
用されている。
【０００４】
【発明が解決しようとする課題】通常、ゲート配線にコ
ンタクトホールを形成してコンタクトをとる場合には、
フォトリソグラフィ時のぶれを想定して転写マージン及
び加工マージン等のカバーマージンを設ける必要があ
る。このためにゲート配線のうち、コンタクトホールを
形成する箇所はカバーマージン分だけ幅を大きくして変
形させたりする必要があった。また、ゲート配線自体の
幅を微細化していく場合にも一部分の幅を太くする必要
があるため、十分な微細化が困難となっていた。
【０００５】また、上記の光近接効果補正（ＯＰＣ）技
術によるＯＰＣパターンを入れ込んで微細化を進めよう
とすると、ゲート配線が複雑に配列されていると、縦横
方向の各方向で光近接効果補正のためのマージンを設け
る必要があった。このため、十分な微細化が行えないた
め、メモリセル面積の十分な縮小ができず、微細化の阻
害要因となっていた。
【０００６】そこで、本発明の目的は、半導体記憶装
置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲー
ト形状を複雑に変形させることなく転写及び加工マージ
ンを確保することである。
【０００７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、第１組及び第２組のドライバトランジスタ、ロ
ードトランジスタ及びアクセストランジスタとを備えた
メモリセルが半導体基板上に２次元配列されたメモリセ
ルアレーと、前記２次元配置された各メモリセルに接続
され、第１方向に沿って互いに平行に配置された複数の
ワードラインと、前記各メモリセルに接続され、前記第
１方向と直交する第２方向に沿って互いに平行に配置さ
れた複数のビットラインと、第１組の前記ドライバトラ
ンジスタと前記ロードトランジスタとを接続し、直線状
の側辺を有する長方形状の第１ゲート配線と、前記アク
セストランジスタと接続され、直線状の側辺を有する長
方形状の第２ゲート配線と、前記第１ゲート配線と、第
２組の前記ドライバトランジスタと前記ロードトランジ
スタとを接続する第１コネクタと、前記第２ゲート配線
と前記ワードラインとを接続する第２コネクタとを備え
たことを特徴とする。
【０００８】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１及び第２ゲート配
線は、長手方向がアクセストランジスタのゲート幅方向
にわたって延在するようにそれぞれ配列されていること
を特徴とする。
【０００９】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記第１及び第２ゲート
電極は、それぞれの長手方向が前記第１方向に沿って互
いに平行に配列されていることを特徴とする。
【００１０】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記第１方向で互い
に隣接する前記第１ゲート配線と前記第２ゲート配線と
の間の間隔は、実質的に同一であることを特徴とする。
【００１１】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第２方向で隣接する前
記第１ゲート配線と前記第２ゲート配線との間の間隔
は、実質的に同一であることを特徴とする。
【００１２】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記第１及び第２ゲート
電極は、実質的に同一長の短辺を有することを特徴とす
る。
【００１３】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記第１ゲート配線
と前記第２ゲート配線とは、基板に平行な面への投影形
状が互いに実質的に同一であることを特徴とする。
【００１４】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１及び第２ゲート配
線に関して、所定の対称点について点対称に構成されて
いることを特徴とする。
【００１５】さらに、本発明に係る半導体記憶装置は、
前記半導体記憶装置であって、前記第１及び第２ゲート
配線は、長辺／短辺の値が５以上であることを特徴とす
る。
【００１６】またさらに、本発明に係る半導体記憶装置
は、前記半導体記憶装置であって、前記第１及び第２ゲ
ート配線の短辺の長さは、０．１５μｍ以下であること
を特徴とする。
【００１７】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１及び第２コネクタ
は、タングステン・ダマシンからなることを特徴とす
る。
【００１８】本発明に係る半導体記憶装置は、第１組及
び第２組のドライバトランジスタ、ロードトランジスタ
及びアクセストランジスタとを備えたメモリセルが半導
体基板上に２次元配列されたメモリセルアレーと、前記
２次元配置された各メモリセルに接続され、第１方向に
沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する
第２方向に沿って互いに平行に配置された複数のビット
ラインと、第１組の前記ドライバトランジスタと前記ロ
ードトランジスタとを接続する第１ゲート配線と、前記
アクセストランジスタと接続されている第２ゲート配線
と、を備え、前記第１及び第２ゲート電極は、それぞれ
の長手方向が互いに平行に配列されたことを特徴とす
る。
【００１９】本発明に係る半導体記憶装置は、第１組及
び第２組のドライバトランジスタ、ロードトランジスタ
及びアクセストランジスタとを備えたメモリセルが半導
体基板上に２次元配列されたメモリセルアレーと、前記
２次元配置された各メモリセルに接続され、第１方向に
沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する
第２方向に沿って互いに平行に配置された複数のビット
ラインと、第１組の前記ドライバトランジスタと前記ロ
ードトランジスタとを接続する第１ゲート配線と、前記
アクセストランジスタと接続されている第２ゲート配線
と、を備え、前記第１方向又は前記第２方向のうち、少
なくとも一つの方向において互いに隣接する前記第１ゲ
ート配線と前記第２ゲート配線との間の間隔は、実質的
に同一であることを特徴とする。
【００２０】本発明に係る半導体記憶装置は、第１組及
び第２組のドライバトランジスタ、ロードトランジスタ
及びアクセストランジスタとを備えたメモリセルが半導
体基板上に２次元配列されたメモリセルアレーと、前記
２次元配置された各メモリセルに接続され、第１方向に
沿って互いに平行に配置された複数のワードラインと、
前記各メモリセルに接続され、前記第１方向と直交する
第２方向に沿って互いに平行に配置された複数のビット
ラインと、第１組の前記ドライバトランジスタと前記ロ
ードトランジスタとを接続する第１ゲート配線と、前記
アクセストランジスタと接続されている第２ゲート配線
と、を備え、前記第１ゲート配線と前記第２ゲート配線
とは、基板に平行な面への投影形状が互いに実質的に同
一であることを特徴とする。
【００２１】また、本発明に係る半導体記憶装置は、前
記半導体記憶装置であって、前記第１ゲート配線と、第
２組の前記ドライバトランジスタと前記ロードトランジ
スタとを接続する第１コネクタと、前記第２ゲート配線
と前記ワードラインとを接続する第２コネクタとをさら
に備えることを特徴とする。
【００２２】本発明に係る半導体記憶装置の製造方法
は、半導体基板を準備する半導体基板準備工程と、前記
半導体基板の所定箇所に素子分離用酸化膜を形成する素
子分離酸化膜形成工程と、前記半導体基板の所定箇所に
イオン注入して、Ｐウエル領域、Ｎウエル領域、Ｐウエ
ル領域を第１方向に順に配列するように前記各ウエル領
域を形成するウエル領域形成工程と、前記半導体基板上
にゲート酸化膜を堆積させた後、ゲート配線用のポリシ
リコン配線層を堆積させるポリシリコン配線層形成工程
と、前記ポリシリコン配線層を介して前記半導体基板に
イオン注入して、ドライバトランジスタ、ロードトラン
ジスタ及びアクセストランジスタを作成するトランジス
タ形成工程と、前記ポリシリコン配線層のパターニング
を行って、前記ドライバトランジスタとロードトランジ
スタとを接続する第１ゲート配線と前記アクセストラン
ジスタと接続されている第２ゲート配線を形成するゲー
ト配線形成工程と、平坦化絶縁膜を堆積させ、コネクタ
用マスクで平坦化絶縁膜をエッチングするコネクタ用溝
形成工程と、前記コネクタ用溝にタングステンを堆積さ
せ、平坦化して前記溝内にタングステンを残して第１及
び第２コネクタを形成するタングステン・ダマシン工程
と、平坦化絶縁膜を堆積させ、スタックビアホール用の
孔を開け、タングステンを埋め込み、スタックビアホー
ル以外のタングステンを除去してスタックビアホールを
形成するスタックビアホール形成工程と、全面に第１金
属層を堆積させ、第１金属配線用マスクによって所定箇
所以外の前記第１金属層を除去して、第１金属配線を形
成する第１金属配線形成工程と、層間絶縁膜を堆積さ
せ、第１ビアホールの孔を開け、タングステンを埋め込
み、それ以外のタングステンをエッチングで除去して第
１ビアホールを形成する第１ビアホール形成工程と、第
２金属層を堆積させ、所定箇所以外の前記第２金属層を
除去して、第２金属配線を形成する第２金属配線工程と
を含み前記第１及び第２ゲート配線は、前記第１方向に
平行な長手方向を有し、直線状の側辺を有する長方形状
であることを特徴とする。
【００２３】
【発明の実施の形態】本発明の実施の形態に係る半導体
記憶装置及びその製造方法について、添付図面を用いて
以下に説明する。なお、図面では実質的に同一の部材に
は同一符号を付している。
【００２４】実施の形態１．本発明の実施の形態１に係
る半導体記憶装置及びその製造方法について、図１から
図１１を用いて説明する。まず、半導体記憶装置につい
て、図１から図７を用いて説明する。この半導体記憶装
置は、図１の回路図に示すように、２組のドライバトラ
ンジスタ１１、ロードトランジスタ１２、アクセストラ
ンジスタ１３を備えるメモリセル１０が２次元配列され
たメモリセルアレーを備える。この半導体記憶装置は、
６つのトランジスタを有するタイプのＳＲＡＭである。
このうち一つのメモリセル１０の配線について、図１を
用いて説明する。このメモリセル１０では、２種類のゲ
ート配線を有している。即ち、ドライバトランジスタ１
１とロードトランジスタ１２とを接続する第１ゲート配
線３ａ、３ｂと、アクセストランジスタ１３とワードラ
インＷＬとを接続している第２ゲート配線３ｃ、３ｄと
を備えている。この第１ゲート配線３ａ、３ｂ及び第２
ゲート配線３ｃ、３ｄは、図２の平面図に示すように、
ノッチ部や突起部のない直線状の側辺を有する長方形状
であって、長手方向がアクセストランジスタ１３のゲー
ト幅方向にわたって互いに平行にレイアウトされてい
る。さらに具体的には、各ゲート配線３は、ワードライ
ンの長手方向に平行にレイアウトされている。これによ
って、精度良く第１及び第２ゲート配線３ａ、３ｂ、３
ｃ、３ｄを形成できるので、各トランジスタの特性を安
定化させることができる。そこで、半導体記憶装置とし
て、安定した特性を得ることができる。なお、ワードラ
インの長手方向を第１方向とする。また、この第１方向
に直交する方向を第２方向とする。
【００２５】なお、特開２０００−１２４３３２号公
報、特開２０００−２０８６４３号公報、特開２０００
−３１２９８号公報には、直線的に配置されたゲート配
線を備えたＳＲＡＭが記載されている。しかし、これら
の公報に記載されたＳＲＡＭでは、いずれもゲート配線
に直接コンタクトホールを形成してコンタクトをとって
おり、実際にはゲート配線にコンタクトをとるためのカ
バーマージンが必要となるためゲート配線は変形した
り、余分な幅を設けられている。このため、本発明のよ
うにノッチ部や突起部のない直線状の側辺を有する長方
形状のゲート配線は得られない。ここで「ノッチ部」と
は、切り欠きや凹部をいう。したがって、「直線状」と
は、実質的な直線をなしていることをいう。
【００２６】また、この半導体記憶装置では、米国特許
第５５４１４２７号に記載されているローカル・インタ
・コネクタ（ＬＩＣ）を用いて各ゲート配線とのコンタ
クトをとっている。即ち、各ゲート配線とのコンタクト
は、ゲート配線上に直接形成したビアホールを介してコ
ンタクトをとるのではなく、タングステン・ダマシンに
よって形成されたローカル・インタ・コネクタ（ＬＩ
Ｃ）によってコンタクトをとっている。このようにＬＩ
Ｃを利用することによって、各ゲート配線形成にあたっ
てコンタクト用のカバーマージンを設ける必要がなく、
ノッチ部や突起部のない直線状の側辺を有する長方形状
のゲート配線をレイアウトすることができる。また、第
１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄと
を互いに平行にレイアウトしているので、フォトリソグ
ラフィによってゲート配線を形成する工程において、干
渉によるパターン歪みを抑制することができる。そこ
で、フォトリソグラフィにおける光近接効果を抑制する
ことができる。これによって、ゲート配線を微細化する
ことができる。
【００２７】さらに、この半導体記憶装置の構成につい
て説明する。この半導体記憶装置は、図１の等価回路図
に示すように、１つのメモリセル１０に第１組及び第２
組のドライバトランジスタ１１、ロードトランジスタ１
２、アクセストランジスタ１３を備えたＳＲＡＭであ
る。また、一つのメモリセル１０は、図１及び図２に示
すようにワードラインＷＬの長手方向がビットラインＢ
ＩＴの長手方向よりも長い構成を有している。なお、図
２は、各ゲート配線３ａ、３ｂ、３ｃ、３ｄと各ローカ
ル・インタ・コネクタ（ＬＩＣ）５ａ、５ｂ、５ｃ、５
ｄとの接続を中心に示す平面図である。ドライバトラン
ジスタ１１とロードトランジスタ１２とを接続する第１
ゲート配線３ａ、３ｂは、それぞれダマシンプロセスに
よるタングステン（Ｗ）の第１ローカル・インタ・コネ
クタ（ＬＩＣ）５ａ、５ｂによって、同一メモリセル中
のもう一組のドライバトランジスタ１１及びロードトラ
ンジスタ１２とコンタクトをとっている。また、アクセ
ストランジスタ１３と接続された第２ゲート配線３ｃ、
３ｄは、それぞれ第２ＬＩＣ５ｃ、５ｄによってワード
ラインとコンタクトをとっている。なお、メモリセル内
のインバータのクロスカップル配線は、ＬＩＣを用いて
配線され、ビットラインは第２金属配線、ＶＤＤ線は第
２金属配線、ＧＮＤ線は第２金属配線で形成されてい
る。
【００２８】さらに、この半導体記憶装置の半導体基板
１の基板面から垂直方向の構成について、図３から図７
を用いて説明する。このうち、図３から図６は、図２の
各切断線に沿って切断した断面図である。まず、この半
導体記憶装置の半導体基板１には、図３のワードライン
の長手方向（第１方向）に沿った断面図に示すように、
Ｐウエル領域、Ｎウエル領域、Ｐウエル領域が第１方向
に沿って順に形成されている。さらに、アクセストラン
ジスタ１３、ロードトランジスタ１２、ドライバトラン
ジスタ１１が、素子分離酸化膜（ＳＴＩ）で互いに分離
されて形成されている。この半導体基板１上に、ドライ
バトランジスタ１１とロードトランジスタ１２とを接続
するポリシリコンからなる第１ゲート配線３ｂが第１方
向に沿って延在している。また、ポリシリコンからなる
第２ゲート配線３ｃは、アクセストランジスタ１３上に
第１方向に沿って直線上に延在している。この第１及び
第２ゲート配線３ｂ、３ｃは、図３に示すように、その
上に堆積させた層間絶縁膜に設けられたローカル・イン
タ・コネクタ用溝に埋め込まれたタングステンからなる
第１及び第２ローカル・インタ・コネクタ５ｂ、５ｃに
よってコンタクトをとっている。さらに、図４に示すよ
うに、ＬＩＣはスタックビアホールによって第１金属配
線層に接続されている。また、図５に示すように、タン
グステンからなる第１ＬＩＣ５ｂ、５ａが埋め込まれて
いる。さらに、図６に示すように、ゲート配線３とＬＩ
Ｃ５との接続では、マスクずれが起きた場合にもサイド
ウオール幅分のずれを許容できる。また、この半導体記
憶装置の配線に関する構成を図７の平面図に示す。な
お、この図７では、上面から層間絶縁膜を除いて配線に
関する構成のみを示している。
【００２９】次に、この半導体記憶装置の製造方法につ
いて、図８から図１１を用いて説明する。この半導体記
憶装置は、以下の工程によって作製される。 （１）半導体基板１を準備する。 （２）半導体基板１の所定箇所に素子分離用酸化膜（Ｓ
ＴＩ：Shallow Trench Isolation）２を形成する。 （３）所定箇所にイオン注入して、ウエル領域を形成す
る。この場合、図８に示すように、半導体基板１上にＰ
ウエル領域、Ｎウエル領域、Ｐウエル領域を順に配列す
るように各ウエル領域を順に形成する。なお、この配列
方向を第１方向とする。この第１方向は、一つのメモリ
セル１０の長辺方向になる。 （４）ゲート酸化膜を堆積させた後、ゲート配線となる
ポリシリコン配線層３を堆積させる。 （５）次いでイオン注入してトランジスタ１１、１２、
１３を作成する。 （６）その後、パターニングを行う（図８）。これによ
って第１ゲート配線３ａ、３ｂ及び第２ゲート配線３
ｃ、３ｄを形成する。この第１ゲート配線３ａ、３ｂ
は、図８に示すように、ドライバトランジスタ１１とロ
ードトランジスタ１２とを接続し、第１方向に沿って直
線状に配置されている。また、第２ゲート配線３ｃ、３
ｄは、アクセストランジスタ１３に接続され、第１方向
に沿って直線状に配置されている。それぞれのゲート配
線３はノッチ部や突起部のない直線状の側辺を有する長
方形状であり、規則正しく配置されている。このためパ
ターニングにおいて、微細化の精度を向上させることが
できる。
【００３０】（７）サイドウオール４を形成する。 （８）イオン注入により、ソースＳ及びドレインＤを形
成する。 （９）ＣｏＳｉ２層を形成する。 （１０）エッチングストッパ膜を堆積させる。 （１１）平坦化絶縁膜６ａを堆積させる。 （１２）ローカル・インタ・コネクタＬＩＣ（Local In
ter Connect）用マスクで平坦化絶縁膜６ａをエッチン
グする。このとき、エッチングをエッチングストッパで
止める。 （１３）平坦化絶縁膜６ａをエッチングして露出させた
エッチングストッパ膜を除去し、ＬＩＣ用溝とする。 （１４）ＬＩＣ用溝にタングステン（Ｗ）を堆積させ、
次いで、平坦化し、溝内にのみタングステンを残し（Ｗ
ダマシン法）、タングステンＬＩＣ５を形成する。第１
ＬＩＣ５ａ、５ｂ及び第２ＬＩＣ５ｃ、５ｄを形成する
ことができる。このＬＩＣ５ａ、５ｂ、５ｃ、５ｄを介
してゲート配線とのコンタクトをとることができるの
で、コンタクト用のマージンを設けるためゲート配線の
形状を変形させる必要がない。なお、第１ＬＩＣ５ａ、
５ｂについてのダマシン法は、配線のみを形成するシン
グルダマシン法を用いることができる。 （１５）平坦化絶縁膜６ｂを堆積させる。 （１６）スタックビアホール７用の孔を開ける。 （１７）タングステンＬＩＣ５部分とスタックビアホー
ル７以外のタングステンを除去する（図９）。これによ
って第２ゲート配線３ｃ、３ｄから第２ＬＩＣ５ｃ、５
ｄを介してワードラインＷＬへの接続用のスタックビア
ホール７を形成することができる。
【００３１】（１８）全面に第１金属層８を堆積させ
る。 （１９）第１金属配線用マスクによって所定箇所以外の
第１金属層８を除去する。これによって、図１０に示す
ように、第１金属配線８からなるワードラインＷＬを形
成することができる。 （２０）層間絶縁膜６ｃを堆積させる。 （２１）第１ビアホール１４の孔を開ける。 （２２）第１ビアホール１４内にタングステンを埋め込
み、それ以外のタングステンをエッチングで除去する
（図１０）。これにより、第１金属配線８からさらに上
層への電気的接続を形成することができる。
【００３２】（２３）第２金属層９を堆積させ、所定箇
所以外の第２金属層９を除去する。これにより、第２金
属配線９からなるビットライン、ＶＤＤ線、ＧＮＤ線、
を形成することができる。 （２４）層間絶縁膜６ｄを堆積させる。 （２５）第２ビアホールの孔をエッチングで開ける。 （２６）第２ビアホール内にタングステンを埋め込み、
それ以外のタングステンをエッチングで除去する。 （２７）第３金属配線層１５を堆積させ、所定箇所以外
の第３金属配線層１５を除去する（図１１）。
【００３３】以上の工程によって、上記半導体記憶装置
を得ることができる。この半導体記憶装置の製造方法で
は、ノッチ部や突起部のない直線状の側辺を有する長方
形状の第１及び第２ゲート配線３を備えた半導体記憶装
置を作製することができる。さらに、第１及び第２ゲー
ト配線３をワードラインの長手方向に沿って規則正しく
レイアウトすることができる。これによって、この半導
体記憶装置を構成するドライバトランジスタ１１、ロー
ドトランジスタ１２、アクセストランジスタ１３等のト
ランジスタ特性を安定化及び均一化させることができ
る。そこで、半導体記憶装置としての安定した特性を得
ることができる。
【００３４】実施の形態２．本発明の実施の形態２に係
る半導体記憶装置について、図１２から１４における４
つのメモリセルの構成を示す平面図を用いて説明する。
この半導体記憶装置は、実施の形態１に係る半導体記憶
装置と比較すると、図１２の平面図に示すように、第１
ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、３ｄとの
長手方向における間隔（ピッチ）ｄ１を実質的に等しく
している点で相違する。これにより、フォトリソグラフ
ィ工程において、光近接効果の発生を抑制することがで
きるので、光近接効果補正（ＯＰＣ）のためにゲート配
線の形状を変形させる必要がなくなる。そこで、転写マ
ージン不足によって生じる歩留まり低下を招かないよう
にすることができる。また、転写解像度を向上させるこ
とができる。
【００３５】なお、この半導体記憶装置は、図１３の平
面図に示すように、４つのメモリセルが一つの繰返しユ
ニットとして構成されている。即ち、メモリセル１０ａ
とメモリセル１０ｂとは、ゲート配線の構成について互
いに鏡面対称性を有している。また、メモリセル１０ａ
とメモリセル１０ｃとも互いに鏡面対称性を有してい
る。従って、メモリセル１０ａとメモリセル１０ｄとは
同一のゲート配線の構成を有し、メモリセル１０ｂとメ
モリセル１０ｃとは同一のゲート配線の構成を有する。
なお、繰返しユニットは上記の場合に限定されず、ゲー
ト配線の構成を適宜選択して複数のメモリセルを含む繰
返しユニットを構成してもよい。
【００３６】また、この半導体装置の別の場合として、
図１４の平面図に示すように、一つのメモリセル１０ａ
のゲート配線の構成をそのまま繰返しユニットとしてメ
モリセルアレーが構成されていてもよい。この場合、各
メモリセル１０ｂ、１０ｃ、１０ｄは、メモリセル１０
ａと同一のゲート配線の構成を有する。
【００３７】実施の形態３．本発明の実施の形態３に係
る半導体記憶装置について説明する。この半導体記憶装
置は、実施の形態２に係る半導体記憶装置と比較する
と、第１ゲート配線３ａ、３ｂと第２ゲート配線３ｃ、
３ｄとにおいて、長手方向の各ゲート配線の長さ及び間
隔が実質的に等しいことに加えて、さらに長手方向に垂
直方向（第２方向）の各ゲート配線の幅及び間隔が実質
的に等しい点で相違する。これにより、フォトリソグラ
フィ工程において、光近接効果を抑制することができる
ので、この光近接効果補正（ＯＰＣ）のためにゲート配
線の形状を変形させる必要がなくなる。そこで、転写マ
ージン不足によって生じる歩留まり低下を招かないよう
にすることができる。また、規則的なレイアウトパター
ンを用いることで超解像技術を利用して高精度に転写す
ることができる。
【００３８】また、第１及び第２ゲート配線の長さ、幅
等を実質的に同一にし、各ゲート配線間の間隔を同一に
することによって、層間を埋め込む間隔が一様に保て
る。そこで、層間絶縁膜として、たれ性の良いＢＰＳＧ
膜だけでなく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の
良くない材料を利用することもできる。これによって材
料選択の自由度が得られ、コストを低減できる。さら
に、ＣＭＰの加工難度、設定する誘電率、ボイド発生の
難易、ソフトエラー等の条件に応じて層間絶縁膜の材料
を選択できる。
【００３９】実施の形態４．本発明の実施の形態４に係
る半導体記憶装置について図１５のグラフを用いて説明
する。この図１５は、ゲート配線の幅（短辺Ｗ）を０．
１５μｍとする場合において、ゲート配線のアスペクト
比ｘと発生欠陥数との実験的に得られた関係を示してい
る。この半導体記憶装置は、第１及び第２ゲート配線の
長辺（Ｌ）／短辺（Ｗ）のアスペクト比ｘが５以上であ
る。このようにゲート配線のアスペクト比を５以上とす
ることで、図１５に示すように、転写時のパターン飛び
などの欠陥発生数を大幅に減少させることができる。
【００４０】
【発明の効果】本発明に係る半導体記憶装置によれば、
この第１ゲート配線及び第２ゲート配線は、ノッチ部や
突起部のない直線状の側辺を有する長方形状を有し、直
線状にレイアウトされている。これによって、精度良く
第１及び第２ゲート配線を形成できるので、メモリセル
を構成する各トランジスタの特性を安定化させることが
できる。そこで、半導体記憶装置として、安定した特性
を得ることができる。また、この半導体記憶装置では、
ローカル・インタ・コネクタ（ＬＩＣ）を用いて各ゲー
ト配線とのコンタクトをとっている。即ち、各ゲート配
線とのコンタクトは、ゲート配線上に直接形成したビア
ホールを介してコンタクトをとるのではなく、タングス
テン・ダマシンによって形成されたローカル・インタ・
コネクタ（ＬＩＣ）によってコンタクトをとっている。
このようにＬＩＣを利用することによって、各ゲート配
線形成にあたってコンタクト用のカバーマージンを設け
る必要がなく、規則正しい長方形状のゲート配線をレイ
アウトすることができる。また、第１ゲート配線と第２
ゲート配線とを互いに平行にレイアウトしているので、
フォトリソグラフィによってゲート配線を形成する工程
において、干渉によるパターン歪みを抑制することがで
きる。そこで、フォトリソグラフィにおける光近接効果
を抑制することができる。
【００４１】また、本発明に係る半導体記憶装置によれ
ば、第１及び第２ゲート配線の長手方向がアクセストラ
ンジスタのゲート幅方向にわたって延在するようにそれ
ぞれ配列されているので、各ゲート配線の長手方向をメ
モリセルの長辺と一致させることができる。
【００４２】さらに、本発明に係る半導体記憶装置によ
れば、前記第１及び第２ゲート電極は、それぞれの長手
方向が前記第１方向に沿って互いに平行に配列されてい
るので、各ゲート配線の長手方向をメモリセルの長辺と
一致させることができる。
【００４３】またさらに、本発明に係る半導体記憶装置
によれば、第１ゲート配線と第２ゲート配線との長手方
向（第１方向）における間隔（ピッチ）を実質的に等し
くしている。これにより、フォトリソグラフィ時におい
て、光近接効果の発生を抑制することができるので、光
近接効果補正（ＯＰＣ）のためにゲート配線の形状を変
形させる必要がなくなる。そこで、転写マージン不足か
らくる歩留まり低下を招かないようにすることができ
る。また、転写解像度を向上させることができる。さら
に、これによって得られる各トランジスタの特性を均一
化、安定化できるので、半導体記憶装置として、安定し
た特性を得ることができる。
【００４４】また、本発明に係る半導体記憶装置によれ
ば、第２方向で隣接する第１ゲート配線と第２ゲート配
線との間の間隔をそれぞれ実質的に同一としているの
で、フォトリソグラフィにおいてさらに光近接効果を抑
制することができる。そこで、転写マージン不足からく
る歩留まり低下を招かないようにすることができる。ま
た、転写解像度を向上させることができる。さらに、こ
れによって得られる各トランジスタの特性を均一化、安
定化できるので、半導体記憶装置として、安定した特性
を得ることができる。
【００４５】さらに、本発明に係る半導体記憶装置によ
れば、第１及び第２ゲート電極は、実質的に同一長さの
短辺を有するので、フォトリソグラフィにおいてさらに
光近接効果を抑制することができる。そこで、転写マー
ジン不足からくる歩留まり低下を招かないようにするこ
とができる。また、転写解像度を向上させることができ
る。
【００４６】またさらに、本発明に係る半導体記憶装置
によれば、第１ゲート配線と第２ゲート配線とは、基板
に平行な面への投影形状が互いに実質的に同一とするこ
とによって、層間を埋め込む間隔が一様に保てる。そこ
で、層間絶縁膜として、たれ性の良いＢＰＳＧ膜だけで
なく、ＮＳＧ膜、ＰＳＧ膜等の比較的たれ性の良くない
材料を利用することもできる。これによって材料選択の
自由度が得られ、コストを低減できる。さらに、ＣＭＰ
の加工難度、設定する誘電率、ボイド発生の難易、ソフ
トエラー等の条件に応じて層間絶縁膜の材料を選択でき
る。
【００４７】また、本発明に係る半導体記憶装置によれ
ば、第１及び第２ゲート配線に関して、所定の対称点に
ついて点対称に構成されているので、所定の対称点を中
心にしてマスクを回転させて使用することができる。
【００４８】さらに、本発明に係る半導体記憶装置によ
れば、第１及び第２ゲート配線の長辺（Ｌ）／短辺
（Ｗ）のアスペクト比ｘは５以上である。このようにゲ
ート配線のアスペクト比を５以上とすることで、転写時
のパターン飛びなどの欠陥発生数を大幅に減少させるこ
とができる。
【００４９】またさらに、本発明に係る半導体記憶装置
によれば、第１及び第２ゲート配線の短辺の長さが０．
１５μｍ以下であるので、各メモリセルを微細化するこ
とができる。
【００５０】また、本発明に係る半導体記憶装置によれ
ば、第１及び第２ローカル・インタ・コネクタは、タン
グステン・ダマシンからなるので、ゲート配線とのコン
タクトをとるためのコンタクトマージンを必要としな
い。これによって、ゲート配線形成時にはコンタクト用
のマージンのためにゲート配線の形状を変形させる必要
がない。
【００５１】本発明に係る半導体記憶装置によれば、前
記第１及び第２ゲート電極は、それぞれの長手方向が互
いに平行に配列されているので、ゲート配線の形成を簡
易化できる。これにより製造工程を簡略化できる。
【００５２】本発明に係る半導体記憶装置によれば、第
１方向又は第２方向のうち、少なくとも一つの方向にお
いて隣接する第１ゲート配線と第２ゲート配線との間の
間隔をそれぞれ実質的に同一としているので、フォトリ
ソグラフィにおいて光近接効果を抑制することができ
る。そこで、転写マージン不足からくる歩留まり低下を
招かないようにすることができる。また、転写解像度を
向上させることができる。さらに、これによって得られ
る各トランジスタの特性を均一化、安定化できるので、
半導体記憶装置として、安定した特性を得ることができ
る。
【００５３】本発明に係る半導体記憶装置によれば、第
１ゲート配線と第２ゲート配線とは、基板に平行な面へ
の投影形状が互いに実質的に同一とすることによって、
層間を埋め込む間隔が一様に保てる。そこで、層間絶縁
膜として、たれ性の良いＢＰＳＧ膜だけでなく、ＮＳＧ
膜、ＰＳＧ膜等の比較的たれ性の良くない材料を利用す
ることもできる。これによって材料選択の自由度が得ら
れ、コストを低減できる。さらに、ＣＭＰの加工難度、
設定する誘電率、ボイド発生の難易、ソフトエラー等の
条件に応じて層間絶縁膜の材料を選択できる。
【００５４】また、本発明に係る半導体記憶装置によれ
ば、第１及び第２ゲート配線にコンタクトホールを直接
設けることなく、第１及び第２コネクタによってコンタ
クトをとっている。そこで、各ゲート配線にはコンタク
トをとるためのコンタクトマージンを必要としない。こ
れによって、ゲート配線形成時にはコンタクトマージン
のためにゲート配線の形状を変形させる必要がない。
【００５５】本発明に係る半導体記憶装置の製造方法に
よれば、ノッチ部や突起部のない直線状の側辺を有する
長方形状の第１及び第２ゲート配線を形成することがで
きる。さらに、第１及び第２ゲート配線をワードライン
の長手方向に沿って規則正しくレイアウトすることがで
きる。これによって、この半導体記憶装置を構成するド
ライバトランジスタ、アクセストランジスタ等のトラン
ジスタ特性を安定化及び均一化させることができる。そ
こで、半導体記憶装置としての安定した特性を得ること
ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体記憶装置
の１つのメモリセルに相当する等価回路を示す回路図で
ある。
【図２】 本発明の実施の形態１に係る半導体記憶装置
のゲート配線を中心にした構成を示す平面図である。
【図３】 図２のＡ−Ａ’線に沿った断面図である。
【図４】 図２のＢ−Ｂ’線に沿った断面図である。
【図５】 図２のＣ−Ｃ’線に沿った断面図である。
【図６】 図２のＤ−Ｄ’線に沿った断面図である。
【図７】 本発明の実施の形態１に係る半導体記憶装置
のメモリセルの配線に関する箇所を示す上面からの概念
的な平面図である。
【図８】 本発明の実施の形態１に係る半導体記憶装置
の製造方法において、ゲート配線を形成する工程を示す
平面図である。
【図９】 本発明の実施の形態１に係る半導体記憶装置
の製造方法において、形成したＬＩＣの接続用のスタッ
クビアホールを形成する工程を示す平面図である。
【図１０】 本発明の実施の形態１に係る半導体記憶装
置の製造方法において、第１ビアホールにタングステン
を埋め込み、それ以外のタングステンをエッチングで除
去する工程を示す平面図である。
【図１１】 本発明の実施の形態１に係る半導体記憶装
置の製造方法において、第３金属層を堆積させ、エッチ
ングする工程を示す平面図である。
【図１２】 本発明の実施の形態２に係る半導体記憶装
置の４つのメモリセルにおけるゲート配線の形成する工
程を示す平面図である。
【図１３】 本発明の実施の形態２に係る半導体記憶装
置の４つのメモリセルにおけるゲート配線を中心にした
構成を示す平面図である。
【図１４】 本発明の実施の形態２に係る半導体記憶装
置の別の場合の４つのメモリセルにおけるゲート配線を
中心にした構成を示す平面図である。
【図１５】 本発明の実施の形態４に係る半導体記憶装
置におけるゲート配線のアスペクト比と発生する欠陥数
との関係を示すグラフである。
【図１６】 従来の半導体記憶装置におけるゲート配線
を中心にした構成を示す平面図である。
【図１７】 図１６の半導体記憶装置の１つのメモリセ
ルに相当する等価回路を示す回路図である。
【符号の説明】 １ 半導体基板、２ 素子分離酸化膜、３ａ、３ｂ、３
ｃ、３ｄ ポリシリコン配線層（ゲート配線層）、４
サイドウオール、５ａ、５ｂ、５ｃ、５ｄ タングステ
ン配線層（ＬＩＣ配線層）、６ａ、６ｂ、６ｃ 層間絶
縁膜、７ スタックビアホール（タングステン埋め込
み）、８ 第１金属配線層、９ 第２金属配線層、１０
メモリセル、１１ ドライバトランジスタ、１２ ロ
ードトランジスタ、１３ アクセストランジスタ、１４
第１ビアホール、１５ 第３金属配線層、５５ａ、５
５ｂ、５５ｃ、５５ｄ ゲート配線、５７ ビアホー
ル、６０メモリセル、６１ ドライバトランジスタ、６
２ ロードトランジスタ、６３アクセストランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石垣 佳之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH19 JJ01 JJ19 KK04 KK25 MM01 QQ37 RR04 RR14 RR15 VV16 XX33 5F083 BS27 BS48 JA35 JA39 NA01 NA08

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第１組及び第２組のドライバトランジス
    タ、ロードトランジスタ及びアクセストランジスタとを
    備えたメモリセルが半導体基板上に２次元配列されたメ
    モリセルアレーと、 前記２次元配置された各メモリセルに接続され、第１方
    向に沿って互いに平行に配置された複数のワードライン
    と、 前記各メモリセルに接続され、前記第１方向と直交する
    第２方向に沿って互いに平行に配置された複数のビット
    ラインと、 第１組の前記ドライバトランジスタと前記ロードトラン
    ジスタとを接続し、直線状の側辺を有する長方形状の第
    １ゲート配線と、 前記アクセストランジスタと接続され、直線状の側辺を
    有する長方形状の第２ゲート配線と、 前記第１ゲート配線と、第２組の前記ドライバトランジ
    スタと前記ロードトランジスタとを接続する第１コネク
    タと、 前記第２ゲート配線と前記ワードラインとを接続する第
    ２コネクタとを備えたことを特徴とする半導体記憶装
    置。
  2. 【請求項２】 前記第１及び第２ゲート配線は、長手方
    向がアクセストランジスタのゲート幅方向にわたって延
    在するようにそれぞれ配列されていることを特徴とする
    請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記第１及び第２ゲート電極は、それぞ
    れの長手方向が前記第１方向に沿って互いに平行に配列
    されていることを特徴とする請求項１又は２に記載の半
    導体記憶装置。
  4. 【請求項４】 前記第１方向で互いに隣接する前記第１
    ゲート配線と前記第２ゲート配線との間の間隔は、実質
    的に同一であることを特徴とする請求項１から３のいず
    れか一項に記載の半導体記憶装置。
  5. 【請求項５】 前記第２方向で隣接する前記第１ゲート
    配線と前記第２ゲート配線との間の間隔は、実質的に同
    一であることを特徴とする請求項１から４のいずれか一
    項に記載の半導体記憶装置。
  6. 【請求項６】 前記第１及び第２ゲート電極は、実質的
    に同一長さの短辺を有することを特徴とする請求項１か
    ら５のいずれか一項に記載の半導体記憶装置。
  7. 【請求項７】 前記第１ゲート配線と前記第２ゲート配
    線とは、基板に平行な面への投影形状が互いに実質的に
    同一であることを特徴とする請求項１から６のいずれか
    一項に記載の半導体記憶装置。
  8. 【請求項８】 前記第１及び第２ゲート配線に関して、
    所定の対称点について点対称に構成されていることを特
    徴とする請求項１から７のいずれか一項に記載の半導体
    記憶装置。
  9. 【請求項９】 前記第１及び第２ゲート配線は、長辺／
    短辺の値が５以上であることを特徴とする請求項１から
    ８のいずれか一項に記載の半導体記憶装置。
  10. 【請求項１０】 前記第１及び第２ゲート配線の短辺の
    長さは、０．１５μｍ以下であることを特徴とする請求
    項９に記載の半導体記憶装置。
  11. 【請求項１１】 前記第１及び第２コネクタは、タング
    ステン・ダマシンからなることを特徴とする請求項１か
    ら１０のいずれか一項に記載の半導体記憶装置。
  12. 【請求項１２】 第１組及び第２組のドライバトランジ
    スタ、ロードトランジスタ及びアクセストランジスタと
    を備えたメモリセルが半導体基板上に２次元配列された
    メモリセルアレーと、 前記２次元配置された各メモリセルに接続され、第１方
    向に沿って互いに平行に配置された複数のワードライン
    と、 前記各メモリセルに接続され、前記第１方向と直交する
    第２方向に沿って互いに平行に配置された複数のビット
    ラインと、 第１組の前記ドライバトランジスタと前記ロードトラン
    ジスタとを接続する第１ゲート配線と、 前記アクセストランジスタと接続されている第２ゲート
    配線と、を備え、 前記第１及び第２ゲート電極は、それぞれの長手方向が
    前記第１方向に沿って互いに平行に配列されたことを特
    徴とする半導体記憶装置。
  13. 【請求項１３】 第１組及び第２組のドライバトランジ
    スタ、ロードトランジスタ及びアクセストランジスタと
    を備えたメモリセルが半導体基板上に２次元配列された
    メモリセルアレーと、 前記２次元配置された各メモリセルに接続され、第１方
    向に沿って互いに平行に配置された複数のワードライン
    と、 前記各メモリセルに接続され、前記第１方向と直交する
    第２方向に沿って互いに平行に配置された複数のビット
    ラインと、 第１組の前記ドライバトランジスタと前記ロードトラン
    ジスタとを接続する第１ゲート配線と、 前記アクセストランジスタと接続されている第２ゲート
    配線と、を備え、 前記第１方向又は前記第２方向のうち、少なくとも一つ
    の方向において互いに隣接する前記第１ゲート配線と前
    記第２ゲート配線との間の間隔は、実質的に同一である
    ことを特徴とする半導体記憶装置。
  14. 【請求項１４】 第１組及び第２組のドライバトランジ
    スタ、ロードトランジスタ及びアクセストランジスタと
    を備えたメモリセルが半導体基板上に２次元配列された
    メモリセルアレーと、 前記２次元配置された各メモリセルに接続され、第１方
    向に沿って互いに平行に配置された複数のワードライン
    と、 前記各メモリセルに接続され、前記第１方向と直交する
    第２方向に沿って互いに平行に配置された複数のビット
    ラインと、 第１組の前記ドライバトランジスタと前記ロードトラン
    ジスタとを接続する第１ゲート配線と、 前記アクセストランジスタと接続されている第２ゲート
    配線と、を備え、 前記第１ゲート配線と前記第２ゲート配線とは、基板に
    平行な面への投影形状が互いに実質的に同一であること
    を特徴とする半導体記憶装置。
  15. 【請求項１５】 前記第１ゲート配線と、第２組の前記
    ドライバトランジスタと前記ロードトランジスタとを接
    続する第１コネクタと、 前記第２ゲート配線と前記ワードラインとを接続する第
    ２コネクタとをさらに備えることを特徴とする請求項１
    ２から１４のいずれか一項に記載の半導体記憶装置。
  16. 【請求項１６】 半導体基板を準備する半導体基板準備
    工程と、 前記半導体基板の所定箇所に素子分離用酸化膜を形成す
    る素子分離酸化膜形成工程と、 前記半導体基板の所定箇所にイオン注入して、Ｐウエル
    領域、Ｎウエル領域、Ｐウエル領域を第１方向に順に配
    列するように前記各ウエル領域を形成するウエル領域形
    成工程と、 前記半導体基板上にゲート酸化膜を堆積させた後、ゲー
    ト配線用のポリシリコン配線層を堆積させるポリシリコ
    ン配線層形成工程と、 前記ポリシリコン配線層を介して前記半導体基板にイオ
    ン注入して、ドライバトランジスタ、ロードトランジス
    タ及びアクセストランジスタを作成するトランジスタ形
    成工程と、 前記ポリシリコン配線層のパターニングを行って、前記
    ドライバトランジスタとロードトランジスタとを接続す
    る第１ゲート配線と前記アクセストランジスタと接続さ
    れている第２ゲート配線を形成するゲート配線形成工程
    と、 平坦化絶縁膜を堆積させ、コネクタ用マスクで平坦化絶
    縁膜をエッチングするコネクタ用溝形成工程と、 前記コネクタ用溝にタングステンを堆積させ、平坦化し
    て前記溝内にタングステンを残して第１及び第２コネク
    タを形成するタングステン・ダマシン工程と、 平坦化絶縁膜を堆積させ、スタックビアホール用の孔を
    開け、タングステンを埋め込み、スタックビアホール以
    外のタングステンを除去してスタックビアホールを形成
    するスタックビアホール形成工程と、 全面に第１金属層を堆積させ、第１金属配線用マスクに
    よって所定箇所以外の前記第１金属層を除去して、第１
    金属配線を形成する第１金属配線形成工程と、 層間絶縁膜を堆積させ、第１ビアホールの孔を開け、タ
    ングステンを埋め込み、それ以外のタングステンをエッ
    チングで除去して第１ビアホールを形成する第１ビアホ
    ール形成工程と、 第２金属層を堆積させ、所定箇所以外の前記第２金属層
    を除去して、第２金属配線を形成する第２金属配線工程
    とを含み前記第１及び第２ゲート配線は、前記第１方向
    に平行な長手方向を有する長方形状であることを特徴と
    する半導体記憶装置の製造方法。
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